CS49300 DSP系列
配置成提供128Fs ， 256Fs或512Fs
时钟，其中Fs是在输出采样率。
SCLK为时钟位用于时钟数据出来
AUDATA0 ， AUDATA1 ， AUDATA2和
AUDATA3 。 LRCLK是数据帧时钟
其频率通常等于采样
频率。无论LRCLK和SCLK可
配置为输入（从机模式）或输出
（主模式） 。当LRCLK和SCLK
配置为输入， MCLK是一个不关心作为
输入。当LRCLK和SCLK被配置为
输出，它们是来自于MCLK 。是否
MCLK被配置为输入或输出端，一个
从MCLK信号内部分频器来
生产LRCLK和SCLK 。在所示的比例
表16
给出可能的SCLK值
不同的MCLK频率（在以下方面的所有值
采样频率， Fs的） 。
MCLK
（ FS ）
128
384**
256
512
SCLK （ FS）
32
X
X
X
X
X
48
64
X
X
X
X
X
X
X
X
X
128
256
512
备选AUDATA3可用于双区
支持。 AUDATA3被复用
XMT958输出，以便只有一个可以在任何一个可以使用
时间。
表17
示出的DAO通道到映射
实际输出时，不能在多通道模式。
DAO_Channel
0
1
2
3
4
5
6
7
副车架
左
右
左
右
左
右
左
右
信号
AUDATA0
AUDATA0
AUDATA1
AUDATA1
AUDATA2
AUDATA2
AUDATA3
AUDATA3
表17.输出通道映射
详情请咨询该应用程序代码的用户指南，以
确定什么模式由支承
正在使用的应用程序代码。
10.5.1.IEC60958输出
该XMT958输出与AUDATA3共享
输出，以便只有一个可以使用在任何一个时间。该
XMT958输出提供了一个CMOS电平的双阶段
编码输出。该XMT958函数可以是
从PLL或从MCLK内部时钟
如果输入的MCLK是256Fs或512Fs 。所有频道
状态信息可以使用软件时，可以使用
支持该功能。这可以输出
可用于任一2信道的PCM输出或
按照压缩数据输出
IEC61937 。为了完全IEC60958符合目录
输出将需要通过进行缓冲
RS422设备或光电耦合器作为其输出
只有CMOS 。请参考软件用户指南
以确定此销支承在
使用下载代码。
**对于MCLK为仅输入
表16. MCLK / SCLK主模式比率
AUDAT0是可配置的，以提供六个，四个，或
两个通道。 AUDATA1 ， AUDATA2和
AUDATA3既可以输出两个通道的数据。
通常
该
AUDATA0,
AUDATA1,
AUDATA2和AUDATA3输出中使用
左对齐， I2S或右对齐模式。
AUDATA0 ， AUDATA1和AUDATA2使用
5.1输出，呈现所有六个声道的
环绕声（左，中，右，左
环绕，右环绕和重低音） 。
AUDATA3可以与AUDATA0使用，
AUDATA1和AUDATA2支持7.1输出。
DS339PP4
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