CS49300 DSP系列
1.14 。开关特性 - 数字音频输出
(T
A
= 25
°C;
VA， VD [ 3：1] = 2.5伏
±5%;
输入：逻辑0 = DGND ，逻辑1 = VD ，C
L
= 20 pF的）
参数
MCLK周期
MCLK占空比
SCLK周期主或从模式
SCLK占空比为Master或Slave模式
主模式
从MCLK的上升沿， MCLK作为输入SCLK的延迟
从MCLK的上升沿， MCLK作为输出SCLK的延迟
从SCLK LRCLK过渡延迟
从SCLK过渡AUDATA2-0延迟
从模式
（注4 ）
（注4 ）
（注5 ）
T
STLR
T
lrts
T
美国存托股份
10
10
-
-
15
ns
ns
ns
（注1 ）
（注1 ）
（注2 ）
（注2 ）
（注2,3）
T
SDMI
T
SDMO
T
LRds
T
ADSM
–5
15
10
10
10
ns
ns
ns
ns
T
SCLK
符号
T
MCLK
民
40
40
40
45
最大
-
60
-
55
单位
ns
%
ns
%
从SCLKN1 （2） LRCLKN1 （ 2 ）过渡的有效边沿时
从LRCLKN1 （ 2 ）过渡到SCLKN1 （ 2 ）有效边沿时间
从SCLK过渡AUDATA2-0延迟
（注4,6）
注：1. MCLK可以是输入或输出。这些规范适用于两种情况。
2.主控模式时序规范的特点，而不是生产测试。
3.主模式被定义为CS493XX推动双方SCLK和LRCLK 。当MCLK为一个输入，它是
分生产SCLK和LRCLK 。
4.本定时参数从SCLK的非活性边缘限定。 SCLK的有效沿为所述
点上的数据是有效的。
5.从模式被定义为SCLK和LRCLK驱动由外部时钟源。
6.本规范的特点，而不是生产测试。
DS339PP4
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