CS49300 DSP系列
1.9 。开关特性 - SPI控制端口
(T
A
= 25
°C;
VA， VD [ 3：1] = 2.5伏
±5%;
输入：逻辑0 = DGND ，逻辑1 = VD ，C
L
= 20 pF的）
参数
SCCLK时钟频率
CS下降到SCCLK上涨
上升SCCLK线时间
秋季的SCCLK线时间
SCCLK低电平时间
SCCLK高电平时间
建立时间SCDIN到SCCLK上涨
保持时间SCCLK上升到SCDIN
从SCCLK过渡时间SCDOUT有效
从SCCLK时间上升到INTREQ上涨
上升时间为INTREQ
保持时间INTREQ从SCCLK上升
从SCCLK时间下降到CS上升
活跃的CS之间的高时间
从CS的时间上升到SCDOUT高-Z
（注7 ）
（注2 ）
（注3）
（注4 ）
（注4 ）
（注5,7）
（注7 ）
（注7 ）
（注1 ）
符号
f
SCK
t
CSS
t
r
t
f
t
SCL
t
SCH
t
cdisu
t
CDIh
t
scdov
t
SCRH
t
rr
t
SCRL
t
sccsh
t
csht
t
cscdo
民
-
20
-
-
150
150
50
50
-
-
-
0
20
200
最大
2000
-
50
50
-
-
-
-
40
200
（注6 ）
-
-
-
20
单位
千赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
注：1。该规范F
SCK
表示硬件的最大速度。系统设计者应
注意，连通口的实际最大速度可以由软件来限定。该
相关的应用程序代码的用户手册应该参考该软件的速度的限制。
2.数据必须持有足够的时间来弥补SCCLK的50 ns的过渡时间。
3. SCDOUT应
不
在这段时间内被采样。
4. INTREQ变为只有高，如果没有数据要由DSP读取SCCLK为上升沿
第二到最后数据的最后一个字节的读取操作期间位，如图所示。
5.如果INTREQ变高如（注4 ）所示，然后INTREQ是保证维持在高位，直到下一个
上升SCCLK的边缘。如果有更多的数据要读取，此时， INTREQ再次变为低电平。治疗
这种情况作为一个新的读事务。提高芯片选择以结束当前的读事务，然后
拖放，随后的7位地址和R / W位（设置为1用于读出），以开始一个新的读事务。
6.一个4.7K的欧姆的上拉电阻这个值通常215ns 。由于该引脚为漏极开路调整拉
向上值会影响上升时间。
7.这次是设计，而不是测试。
12
DS339PP4
