CS4330 ， CS4331 ， CS4333
系统设计
该CS4330 / 33分之31接受的标准音频数据
频率，包括48千赫， 44.1千赫和
32千赫。音频数据是通过串行数据输入
输入引脚（ SDATA ） 。左/右时钟
（ LRCK ）定义了信道，并划定
数据和串行时钟（ SCLK）提供时钟的音频
数据转换成输入数据缓冲器。该CS4330 ，
CS4331和CS4333不同的串行数据换
垫，如图4-7所示。主时钟
（MCLK ）用于操作数字内插
化过滤器和Δ-Σ调制器。
主时钟
该MCLK必须是256 × 384 ×或512 ×
所需的输入采样速率fs 。 fs是频
昆西在哪些单词的每个信道是
输入到数字 - 模拟转换器，并且是
等于LRCK的频率。在MCLK到
LRCK频率比自动检测
通过计数初始化序列期间
在一个单一的MCLK数转换
LRCK周期。内部分频器设置成发
吃的合适的时钟为数字滤波器，
Δ-Σ调制器和开关电容
过滤器。表1示出了几种标准的音频
采样率和所需的MCLK和LRCK
频率。
LRCK
（千赫）
32
44.1
48
MCLK （兆赫）
256x
384x
512x
8.1920
12.2880 16.3840
11.2896 16.9344 22.5792
12.2880 18.4320 24.5760
外部串行时钟模式
该CS4330 / 33分之31将进入外部串行
时钟模式时， 4低到高的转变
在任何检测到的DEM / SCLK引脚
在LRCK周期的相位。当该模式是
启用后，内部串行时钟模式和脱离
加重滤波器不能被访问。该
CS4330 / 33分之31必须回到掉电
退出此模式。请参考图8 。
内部串行时钟模式
在内部串行时钟模式下，串行
时钟内部产生和同步
MCLK和LRCK 。在SCLK / LRCK频率
比例可以是32 ， 48或64的操作在这
模式是相同的操作与外部
串行时钟同步与LRCK 。这
模式可以访问数字去加重
功能。请参考图8 。
而内部串行时钟模式是亲
单元提供了允许访问的去加重滤波器，
内部串行时钟模式也消除
从外部可能的时钟干扰
SCLK 。利用内部串行时钟模式是AL-
方式优选的，即使当去加重滤波
不是必需的。
去加重
该CS4330 / 33分之31包括片上数字DE-
强调。图3示出了去加重曲线
为Fs的等于44.1千赫。频率再
去加重曲线sponse将扩大
成比例地变化的样本速率Fs 。
去加重滤波器是有源的（不活动） ，如果
DEM / SCLK引脚为低（高）的连续8个
LRCK的下降沿。此功能可用
仅在内部串行时钟模式。
表1.常用时钟频率
串行时钟
串行时钟控制移位数据的成
的输入数据缓冲区。该CS4330 / 33分之31支持
端口外部和内部串行时钟
生成模式。请参阅图4-7中用于数据
格式。
8
DS136F1
