CDB4327
输入/输出时钟和数据
该评估板被设计为允许
通过10针接口向外部系统
头， J1 。此接口允许评价
董事会接受外部生成的时钟和
数据。的示意图，用于在时钟/数据I / O是
在图6的收发器74HC243所示
作为一个I / O缓冲器，其中CLK
源跳线确定该收发信机
作为一个发送器或接收器。
该收发器作为一个发射器与
时钟源跳线在8412的位置。
LRCK ， SDATA和SCLK从CS8412
将可在J1 。 J22必须在0
位置和J23必须是在1的位置
MCLK是一个输出，并避免总线conten-
化的MCLK 。
收发信机运行，通过一个接收器
在外部位置时钟源跳线
化。 LRCK ， SDATA和SCLK的J1成为
输入。的CS8412必须从被删除
评估板在此模式下运行。
有2个选择MCLK的源
在EXT CLK信号源模式。 MCLK可以是一个
输入与J23在1的位置和J22在0
位置。然而，所建议的模式
操作是生成的MCLK的评价
板。 MCLK变与LRCK的一个输出端，
SCLK和SDATA投入。这种技术保证
该CS4327接收一个无抖动时钟
最大限度地提高性能。这可以是accom-
通过安装一个晶体振荡器到U4 plished ，
参见图8 （插座为U4位于内
在占地面积为CS8412 ） ，并把J22
1位置和J23在0位置。
模拟滤波器
的二阶巴特沃斯低的设计
低通滤波器，如图5所示，在CS4327讨论
数据表和应用说明"Design
对于2极Filter."注意事项
接地和电源去耦
该CS4327需要认真注意电源
电源和接地措施，优化
性能。图2示出了所建议的
与VA权力安排+连接到
干净的+5伏电源。 VD1 +是由VA +衍生
通过2欧姆的电阻。 VD1 +不宜使用
对于任何额外的数字电路。
理想情况下，所有的模式引脚需要VD1 +
应连接到引脚6 CS4327和
所有的模式引脚需要DGND就应该与
连接至引脚5 CS4327的。 AGND和
DGND ，引脚4和5中，是在连接在一起的
的CS4327 。该评估板具有独立
模拟和数字区域与个别
地平面。 DGND为CS4327应
不与地面数字混淆
系统（GND）的部分。该CS4327是宝
sitioned在附近的模拟地平面
数字/模拟地平面分割。这些地
平面电路板上其他地方连接起来。
这种布局技术用于最小化digi-
TAL的噪音，并保证适当的电源
匹配/排序。去耦电容
位于尽可能靠近CS4327越好。
同时在广泛使用的地面填
评价的模拟和数字部分
板产量大幅降低辐射噪声EF -
fects 。
DS190DB1
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