CS4327
数字输入
MCLK - 时钟输入， PIN 8 。
该频率必须是256X ， 384X或512倍输入采样率（FS ） 。
LRCK - 左/右时钟， 7脚。
该输入确定哪个频道目前正在输入的串行数据输入引脚，
SDATA 。 LRCK的格式由DIF0和DIF1控制。
SCLK - 位串行时钟输入，PIN 9 。
钟表的串行数据的各个位从SDATA引脚。边缘用来锁存
SDATA被DIF0和DIF1控制。
SDATA - 串行数据输入， PIN码10 。
无论是16,18或20位的二进制补码MSB优先的串行数据输入该引脚上。该
数据移入通过在SCLK时钟的CS4327 ，并且信道被确定
LRCK时钟。对于前两个时钟的格式由数字输入格式确定
销， DIF0和DIF1 。
DIF0 ， DIF1 - 数字输入格式，引脚15 ， 11
这两个引脚选择的四种格式输入的串行数据流中的一个。这些引脚设置
的SCLK和LRCK时钟相对于SDATA格式。的格式列于
表2中。
DEM0 ， DEM1 - 去加重选择，引脚1 ， 2 。
控制标准50/15微秒去加重滤波器是32 ， 44.1或48kHz的激活
采样率。
AUTO_MUTE - 自动静音空闲信道输入， 12脚。
当AUTO_MUTE低的模拟输出静音状态下的空闲信道检测。
空闲信道是在连续8192 LRCK定义为静态1的或静态的0的一个输入
周期。静音与取消激活通道输入数据的回归。
CMFILT - 共模滤波器， PIN码16
用于过滤共模输出电压与1 μF电容。该引脚不打算
提供任何电流，而不应被用于外部偏置电压的产生。
DS190F1
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