CS5396 CS5397
SDATA2 - 数字音频数据输出＃ 2 ，引脚15 。
单机模式
- 24位低群延迟的音频数据呈现MSB在前，以2的
补码格式。
控制端口模式
- 24位低群延迟的音频数据呈现MSB在前，以2的
补码格式。所述音频数据可以后跟8的峰值检测位，它们表示
峰值信号电平。的附加音频数据的选项包括;标准的24位字的16 ， 18 ，
或20位数据具有或不具有心理声学优化的抖动。该SDATA2输出
完全独立于SDATA1 。
数字输入或输出
LRCK - 左/右时钟，引脚13 。
LRCK，确定哪个信道，左或右，是要对SDATA1和SDATA2输出。在
主模式下， LRCK是输出，其频率为Fs的。在从模式下， LRCK是
输入其频率必须等于Fs的。尽管每个信道的输出
在不同的时间发射，左/右双代表同步采样模拟输入。
单机模式
- LRCK ，SCLK和SDATA之间的关系是由受控
数字格式选择（ DFS ）引脚。
控制端口模式
- LRCK ，SCLK和SDATA之间的关系是由受控
控制寄存器。
SCLK - 串行数据时钟，引脚14 。
单机模式 -
钟表从SDATA1和SDATA2串行数据的各个位。在
主模式下， SCLK为64的输出时钟
x
FS 。在从模式下， SCLK为输入其中
需要在从48任何频率连续供给的时钟
x
128个
x
FS（ 64
x
is
推荐使用） 。 LRCK ，SCLK和SDATA之间的关系是由控制
数字格式选择（ DFS ）引脚。
控制端口模式
- 时钟从SDATA1和SDATA2串行数据的各个位。
在主控模式下， SCLK为128的输出时钟
x
在128输出的采样率
x
过采样模式和64
x
在64输出的采样率
x
过采样模式。
在从模式下， SCLK为输入，这就需要不断提供的时钟，在任何
来自32个频率
x
128个
x
输出的采样率。 128
x
SCLK是优选在128
x
过采样模式和64
x
SCLK是优选在64
x
过采样模式。该
LRCK ，SCLK和SDATA之间的关系，由控制寄存器控制。
杂项
TSTO1 ， TSTO2 - 测试输出，引脚8和21 。
这些引脚用于工厂测试输出。它们不能连接到任何外部
部件或电路迹线的任何长度。
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DS229PP2
