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CAT33C804A
初步
CLK
系统时钟是一个TTL兼容输入引脚
允许该装置的操作以指定的频率。
该CAT33C804A设计了一个内部分频器
产生一个9600波特输出对输入时钟频率
的4.9152兆赫。
DI
数据输入引脚兼容TTL和接收数据
并以串行格式的指令。每个字节必须开始
以“ 0 ”为起始位。该设备将接受尽可能多的
字节作为一条指令需要，包括数据和
地址字节。额外的位将被忽略，如果他们
“ 1”和额外的“ 0”会被误解为起始位
的下一条指令。指令错误将导致
设备中止操作，所有I / O通讯会
被终止，直到接收到一个复位。
DO
数据输出引脚是一个三态TTL兼容的输出。
它通常处于除非一个READ高阻抗状态
或ENABLE忙指令被执行。以下
在完成16位或8位数据流，其输出
将返回到高阻抗状态。在亲
克/擦除周期，如果启用BUSY指令有
先前已经执行时，该输出将保持低电平
而设备正忙，它会很高，当设定
该编程/擦除周期结束。 DO将保持
高电平，直到完成下一条指令的OP-的
码，并且如果下一个指令是一个READ ，DO将输出
在该指令结束时，相应的数据。如果
启用BUSY指示以前没有
执行中，执行将保持在高阻抗状态。 DO会
图4.编程/擦除时间（ X8格式）
CS
操作码
OP0–OP7
DI
TEW
DO
高-Z
BUSY(1)
33C804 F07
地址
A8–A15
地址
A0–A7
数据
D0–D7
图5.编程/擦除时序（ X16格式）
CS
操作码
OP0–OP7
DI
TEW
DO
高-Z
BUSY(1)
33C804 F08
地址
A0–A7
数据
D8–D15
数据
D0–D7
注意：
（ 1）不要变低，表示忙碌状态，如果先前执行的ENBSY了。如果ENBSY以前未执行， DO将在
高阻状态。
文档。 25044-00 2/98号
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