CA3310 ， CA3310A
设备操作
的CA3310是CMOS 10位模拟 - 数字转换器
使用电容电荷平衡先后
近似模拟输入。一个binarily加权电容
网络形成设备的D-到一块“心病” 。见
在CA3310的功能框图。
电容器网络具有连接的公共节点
到比较器。每个电容器的第二端子指示，后跟
vidually可切换到输入，V
REF
+或V
REF
-.
在转换周期中的网络连接前三个时钟周期，则
每一个电容器的可切换的一端连接到输入端。
比较被其触发点自动平衡，从而
设置在所述电容器共同节点上的电压。
在第四周期中，所有的电容器都断开
从输入的一个表示的MSB （ D9）是CON-
，连接到该V
REF
+端子，其余电容器
到V
REF
- 。该电容公共节点，后收费
平衡，将代表输入是否高于或
下面
1
/
2
（五
REF
+ - V
REF
).
在第四阶段结束时，比较器的输出是
存储与MSB电容器是左连接
V
REF
+ （如果是比较高的） ，或退回到V
REF
-.
这使得下一个比较是在任
3
/
4
or
1
/
4
of
(V
REF
+ - V
REF
-).
在周期5的端部至12 ，电容较
通过在下一个到LSB （D1）的下一个到MSB （D8）是
测试时，结果存储，并且每个电容器要么留在
V
REF
+或V
REF
-.
在第13周期结束，当最低位（D0 ）的电容是
测试时，D0和所有先前的结果被转移到输出
把寄存器和驱动程序。所述电容器被重新连接到
的输入端，所述比较器将返回到平衡状态，并且
数据就绪输出变为有效。转换周期是
现已完成。
时钟
在CA3310可以操作无论是从它的内部时钟或
从一个外部提供。 CLK引脚功能要么
作为时钟输出或输入。所有的转换功能是同步
异步的，与时钟信号的上升沿。
图16显示了内部时钟的CON组fi guration 。该
时钟输出驱动器的低功耗：如果用作输出，它
不应有大于1的CMOS栅极施加负载，并
布线电容，应保持在最低限度。
国内
启用
第r
EXT
引脚允许内部时钟的调整
频率由连接R的电阻器
EXT
和CLK 。
图6示出了电阻器之间的典型关系
和时钟速度，而图7示出时钟速度对
温度和电源电压。
内部时钟将关闭，如果在A / D之后没有重新启动
的转化率。这是根据控制时序描述。时钟
还可以关闭与加到集电极开路驱动器
CLK引脚。这应该只在采样中进行por-
灰（在网络连接前三个周期）一个转换周期，并且可能是
可用于使用该设备作为数字采样和保持：这是
在应用中进一步描述。
如果一个外部时钟被提供给CLK引脚，它必须有
苏夫网络cient驱动，克服了内部时钟源。该
外部时钟只能在SAM-被切断，但同样
一个转换周期的PLE部。在其他时候，它必须是
以上的特定网络连接的阳离子所示的最小频率。
如果内部或外部时钟是在关闭
在A / D转换时间（时钟周期4至13 ） ，该
输出可能是无效的，由于平衡电容器下垂。
一个外部时钟也必须满足最低吨
低
和
t
高
时代在特定网络阳离子所示。 A可能违规
产生一个内部错误计数和无效的结果。
控制信号的
的CA3310可以从外部源同步
通过使用STRT （开始转换）输入来启动转换
sions ，或者如果STRT接低电平，可以允许自由动作。在
在自由运行模式中，如图1所示，每个
转换需要13个时钟周期。
输入是从时钟周期1跟踪通过间隔3中，
然后断开连接的逐次逼近花费
的地方。下一期开始后1 （特定网络连接编为t
D
数据）时，输出被更新。
在DRDY （数据就绪）状态输出为高电平（特定网络版
经t
D1
DRDY ）时钟周期1 ，并返回开始后
低（特定网络版采用t
D2
DRDY ）时钟周期2开始后。
DRDY也可以通过一个低通DRST异步复位
（将在后面讨论）。
如果输出数据是要由DRDY外部锁存
信号， DRDY的下降沿应使用：没有
保证建立时间的领先优势。
10个输出数据位可在三平行
态总线驱动器输出。当低， OEM输入使能
最显着的一个字节（ D2到D9 ），而OEL
输入使两个最显着的位（ D0 ， D1 ） 。吨
EN
和
t
DIS
指定输出启用和禁用时间， respec-
tively 。参见图2 。
当STRT输入用于启动转换，
操作稍有不同，这取决于是否一
内部或外部时钟被使用。
可选
外
时钟
CLK
国内
时钟
可选
时钟
调整
R
EXT
50K
100K
18pF
图16.时钟电路
图3示出了具有一内部时钟操作。如果
STRT信号被除去（至少吨
R
STRT ）时钟前
1期，该期间不重新应用，时钟
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