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74VHC163
接线图
引脚说明
引脚名称
CEP
CET
CP
MR
P
0
–P
3
PE
Q
0
–Q
3
TC
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入
同步主复位输入
并行数据输入
并行的使能输入
FL IP- FL运算输出
终端计数输出
功能说明
该VHC163计数在模16的二进制序列。从
状态15 （ HHHH ）是递增到状态0 （ LLLL ） 。时钟
所有的触发器的输入端通过一个时钟驱动的并联
缓冲区。由此的Q输出都发生变化，结果
的，和同步的，低到高的转变
在CP的输入信号。该电路具有四个基本
操作模式，按优先级顺序：同步
复位，并行加载，计数和保持。四个控制
输入-同步复位（ MR） ，并行使能（ PE ） ，
计数使能并行（ CEP）和计数使能涓流
（CET） -determine的操作模式，如图所示，在
模式选择表。在MR低信号覆盖减计数
荷兰国际集团和并行加载，并允许所有输出变为低电平
关于CP的下一个上升沿。低信号对PE过度
骑计数，允许在并行数据资料
(P
n
）输入要加载到触发器上的下一次上升
CP的边缘。用PE和MR高， CEP和CET许可证
计算时都是HIGH 。相反，一个低电平信号
在任CEP或CET抑制计数。
该VHC163使用D型边沿触发的触发器和
改变MR， PE ， CEP和CET输入时的CP是
在任一状态不会导致错误，只要该消遣
ommended建立和保持时间，对于上升的
CP的边缘，观察到。
终端计数（ TC ）输出为高电平时， CET是
高和计数器状态15.为了实现同步的
理性多级专柜， TC输出可与使用
在CEP和CET输入两种不同的方式。
图1示出了用于简单脉动进位的连接，在
该时钟周期必须长于CP为TC
延迟的第一阶段，加上累积CET为TC
中间阶段的延迟，再加上CET到CP
最后一级的设置时间。这个总的延迟加上建立时间
上设置的时钟频率的上限。为了更快的时钟
率，在图2所示的进位先行连接
被推荐的。在这个方案中，通过纹波延迟
的中间阶段开始用相同的时钟
导致第一阶段打勾了从最大到最小的
的模式，或最小值到最大值，在掉电模式下，启动其
最后一个周期。由于这最后的周期需要16个时钟的COM
完整的，有足够的时间纹波进步
通过中间阶段。关键时刻的lim-
其时钟周期为CP在所述第一阶段的TC延迟
加在CEP到最后阶段的CP的设置时间。在TC
输出是受解码尖峰由于内部种族
条件，因此不推荐用作一个
时钟或触发器异步复位，或注册
计数器。
逻辑公式：计数使能
=
CEP CET PE
TC
=
Q
0
Q
1
Q
2
Q
3
CET
图1 。
图2中。
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