AD9866
35
33
31
模数转换器（ ADC ）
的AD9866具有一个12位模拟 - 数字转换器
（ADC），能够实现高达80 MSPS的。参照图68 ，该
ADC由SPGA阶段，它执行两个从动
采样和保持电路和精细的增益调整功能。缓冲区
放大器（未示出）隔离开来的最后CPGA增益级
动态负载的SPGA舞台呈现。满量程
ADC的输入范围为2 V峰峰值，与满量程输入范围
成以1 dB为单位SPGA 1 V至2 V可调，
根据PGA增益设置。
一个多级流水线ADC架构来实现高
采样率，同时消耗低功耗。该ADC分配
转换在几个较小的A / D转换的子块，炼
转换具有逐渐更高的精度，因为它传递的
从舞台效果到舞台上的每个时钟边沿。该ADC
通常由50％占空比的内部驱动时的性能最佳
周期时钟。这是特别操作在ADC时的情况
在高采样速率（55 MSPS至80 MSPS ）和/或下
内部偏置电平，其中间的沉降产生不利影响的
时间要求。
ADC的采样时钟路径还包括占空比
恢复电路，这确保了在ADC得到一个近50％的
与时钟源介绍占空比时钟，即使
可怜的对称性（ 35/65 ） 。这个电路应该启用，如果
ADC采样时钟为基准的缓冲版本
信号出现在OSCIN （见时钟合成器部分）
并且如果这个参考信号是从一个振荡器产生或
水晶，其指定的对称性不能保证是
在45/55 （或55/45 ） 。该电路可保持禁用，如果
ADC的采样时钟由一个分频版本衍生
时钟合成器的VCO ，因为这个时钟接近50 ％ 。
ADC的功耗可以通过25毫安被减小，以
对其性能的影响很小，通过设置寄存器的第4位。 0×07 。
替代动力偏置设置也可通过注册。 0x13 ，
如在功率控制和耗散部分讨论。
最后， ADC可完全关闭的半
双工操作，进一步降低了AD9866的峰值功率
消费。
频率（MHz）
29
27
25
23
21
19
17
50 MSPS实测
04560-0-073
80 MSPS实测
80 MSPS CALCULATED
50 MSPS CALCULATED
15
48
64
80
96 112 128
144
160
176
192
208
224
目标十进制等效值
图73.测量和F计算
-3分贝
与目标值
适用于F
ADC
= 50 MSPS和80 MSPS
以下的比例因子可以应用到先前的
式，以补偿RxPGA增益相对于F设定
-3分贝
:
放大系数
=
1
(
RxPGA以dB为单位
) / 382
方程9 。
这个比例因子减少F计算
-3分贝
作为RxPGA是
增加。需要保持最小cut-应用
关频率f
-3 dB_MIN
对于所有RxPGA增益设置应首先
确定为最高RxPGA增益设置的缩放倍率
被使用。接着，的F
-3 dB_MIN
应该由这个规模划分
因素归为0 dB RxPGA增益设置（F
-3 dB_0分贝
).
式（8）可以被用来计算目标值。
低通滤波器的频率响应显示出轻微的灵敏度
的温度，如图74的应用到敏感
温度漂移，可通过重写目标重新校准LPF
值注册。 0x08的。
35
30
频率（MHz）
F
OUT
实际80MHz至-40°C
25
F
OUT
实际80MHz至+ 25°C
F
OUT
实际80MHz至+ 85°C
20
04560-0-074
15
96
112
128
144
160
176
192
208
224
240
目标十进制等效值
图74.温度的F漂移
-3分贝
适用于F
ADC
= 80 MSPS和RxPGA = 0分贝
第0版|第35页48
