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ADuC841/ADuC842/ADuC843
时序特定网络阳离子
1, 2, 3
表41. AV
DD
= 2.7 V至3.6 V或4.75 V至5.25 V ， DV
DD
= 2.7 V至3.6 V或4.75 V至5.25 V ;所有规格牛逼
民
给T
最大
,
除非另有说明
参数
ADuC842 / ADuC843时钟输入
（外部时钟驱动XTAL1 ）
t
CK
XTAL1期
t
CKL
XTAL1宽度低
t
长实
XTAL1宽高
t
CKR
XTAL1上升时间
t
CKF
XTAL1下降时间
1/t
CORE
ADuC842 / ADuC843内核时钟频率
4
t
CORE
ADuC842 / ADuC843核心时钟周期
5
t
CYC
ADuC842 / ADuC843机器周期时间
6
32.768 kHz外部晶体
民
典型值
最大
30.52
6.26
6.26
9
9
0.131
16.78
0.476
0.059
0.476
7.63
单位
s
s
s
ns
ns
兆赫
s
s
1
在测试过程中AC输入的DV驱动
DD
- 0.5 V为逻辑1和0.45 V为逻辑0定时测量在V是由
IH
min的逻辑1和V
IL
最大为逻辑0 ，因为
在图87中所示。
2
对于计时的目的，端口引脚不再当负载电压为100 mV发生变化浮动。一个端口引脚开始浮动时，从一个100 mV的变化
加载V
OH
/V
OL
级时，如图87 。
3
C
负载
对于所有输出= 80 pF的，除非另有说明。
4
ADuC842 / ADuC843内部PLL锁定到32.768 kHz外部晶振频率的倍数（ 512倍），以提供稳定的16.78 MHz内部时钟的
系统。所述芯可在该频率或在二进制约数称为Core_Clk经由PLLCON的SFR中选择操作。
5
这个数目的测量是在2.09兆赫的默认Core_Clk工作频率。
6
ADuC842 / ADuC843机器周期时间名义上被定义为1 / Core_CLK 。
参数
ADuC841时钟输入
（外部时钟驱动XTAL1 ）
t
CK
XTAL1期
t
CKL
XTAL1宽度低
t
长实
XTAL1宽高
t
CKR
XTAL1上升时间
t
CKF
XTAL1下降时间
1/t
CORE
ADuC841内核时钟频率
t
CORE
ADuC841核心时钟周期
t
CYC
ADuC841机器周期时间
民
62.5
20
20
变量外部晶振
典型值
最大
1000
0.131
0.05
t
CKR
20
20
20
0.476
0.476
7.63
单位
ns
ns
ns
ns
ns
兆赫
s
s
t
长实
t
CKL
t
CK
t
CKF
图86. XTAL1输入
DV
DD
– 0.5V
V
负载
V
负载
+ 0.1V
V
负载
V
负载
– 0.1V
0.45V
图87.时序波形特征
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03260-0-086
0.2DV
DD
+ 0.9V
测试点
0.2DV
DD
– 0.1V
V
负载
– 0.1V
定时
参考
要点
V
负载
– 0.1V
03260-0-085
