8.6
TSB12LV32 / PHY接口的关键时序
参数“
引脚名称（S ）
LREQ
CTL [0：1 ]
D[0:7]
CYCLEIN
CONTNDR
CTL [0：1 ]
D[0:7]
CYCLEIN
CONTNDR
CTL [0：1 ]
民
3
3
3.5
2
3
3
3
2
2
0
0
最大
21
21
21
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
TD0 ，延迟时间（ SCLK为Q）
TD1 ，延迟时间（ SCLK为Q）
TD2 ，延迟时间（ SCLK为Q）
tsu0 ，设置时间到SCLK
tsu1 ，设置时间到SCLK
tsu2 ，设置时间到SCLK
tsu3 ，设置时间到SCLK
TH0 ，从SCLK保持时间
TH1 ，由SCLK保持时间
TH2 ，从SCLK保持时间
TH3 ，由SCLK保持时间
D[0:7]
所有时序参数都是引用SCLK对TSB12LV32端的上升沿。
S1
S2
S3
SCLK
S0 H2
H0
H3
H1
D0
LREQ
CYCLEIN
CONTNDR
D1
CTL [0：1 ]
X
控制
X
控制
D2
D[0:7]
XX
数据
XX
数据
图8-7 。关键时序为TSB12LV32 / PHY接口
8–10
