AT8xC5122/23
图19 。
PLL编程流程
PLL
程序设计
配置分频器
N3:0=
XXXXb
R3:0=
XXXXb
启用PLL
PLLEN = 1
PLL锁定？
PLOCK = 1 ？
时钟树架构
时钟信号控制器输出多个不同的时钟，如图20：
为CPU核心的时钟
为它是用来产生定时器，看门狗，SPI外围设备的时钟，
UART和端口的采样时钟。这个分频的时钟将被用于生成
备用卡时钟。
用于USB时钟
为SCIB控制器的时钟
用于DC / DC转换器的时钟
这些时钟被使能或不依赖于作为详述的节电模式
部分“电源管理” ，第180页。
使用下表中定义了四个presacalers产生这些时钟：
预分频器
PR1
PR2
PR3
PR4
注册
CKRL
SCICLK
SCSR
DCCKPS
刷新因素
CKRL [0：3 ]
SCICLK [0： 5]
ALTKPS [0：1 ]
DCCKPS [3 ：0]的
功能
CPU &外设时钟
智能卡
备用卡
直流/直流
43
4202D–SCR–06/05
