这个输出是低电平时，输入电压在
定义的输入范围。它会变成高电平，如果应用
信号超过满量程范围。但是应当指出的是，
OVR输出与数据输出沿更新， corre-
应的特定的采样模拟输入电压。
因此， OVR数据受到相同的流水线延迟
作为数字数据（ 5个时钟周期） 。
布局和去耦注意事项
适当的接地和旁路，短引线长度，以及
使用地平面是高尤为重要
频率设计。实现最佳性能与
快速采样转换器，如ADS808 ，需要仔细
注意PCB布局，以尽量减少的影响
电路板寄生和优化的元件布局。
多层电路板通常可以确保最佳的效果，并且允许
方便元件布局。
的ADS808应视为与模拟成分
在+ V
S
引脚连接到模拟清洁用品。这将
保证最一致的结果，因为数字电源
经常携带的开关噪声，可能对夫妇高水平
入转炉和降解性能。由于men-
此前tioned ，司机电源引脚（ VDRV ）也应
被连接到低噪声电源。相邻的用品
数字电路可以携带大量的瞬态电流。该
电源电压必须在连接之前，要彻底过滤
到VDRV供给转换器的。所有的接地连接
上的ADS808内部与金属键合的标志
（包底） ，形成一个大的地平面。所有
接地引脚应直接连接到模拟地
面覆盖转换器下印制电路板面积。
由于其高的采样频率， ADS808生成
高频电流的瞬态和噪声（时钟
穿通线），它们反馈到电源和参考
线。如果没有足够的旁路，这将增加噪音的
转换过程。图13示出了所建议的
电源去耦方案的ADS808 。所有+ V
S
引脚可能
被连接在一起，并与旁路的组合
10nF的到0.1μF的陶瓷贴片电容（ 0805 ，低ESR ）和
一个10μF的钽电容箱。类似的方法可
用于驱动电源引脚， VDRV 。为了最小化
铅和走线电感，电容应
尽可能靠近电源引脚越好。哪里
双面组件的安装是允许的，它们是最好的
包下直接放置。此外，较大的双极型
去耦电容（ 2.2μF至10μF ） ，以较低的有效
的频率，也应使用在主电源引脚。
它们可以放置在印刷电路板中的接近（ < 0.5" ）
该ADC。
输出负载
建议保持容性负载上的数据
输出线尽可能的低，最好低于15pF的。
高容性负载会引起较大的动态电流
流作为数字输出发生变化。例如，用
一个典型的输出压摆率0.8V / NS和总电容
10pF的负载（包括4pf的输出电容， 5pF的输入
电容外部逻辑缓冲区和1pF的印制电路板
寄生电容） ，比特转换导致的动态电流
一个10pF 0.8V / 1纳秒= 8毫安。那些高浪涌电流可以养活
回ADS808的模拟部分和不利的
影响性能。外部缓冲器或锁存器，接近
转换器的输出引脚可以用于最小化
容性负载。它们还提供了额外的好处
隔离任何数字活动ADS808上车
从反馈耦合的高频噪声。
电源
当定义电源为ADS808 ，它是高度
建议考虑线性电源代替开关
荷兰国际集团的类型。即使有良好的滤波，开关电源可
辐射可能干扰任何高频噪声
输入信号和原因不希望的调制的产品。在其
为70MHz的全面转换率， ADS808通常需要
对+ 5V电源供电电流170毫安（ + V
S
） 。注意
该电源电压应保持在5％的容差范围内。该
ADS808不需要独立的模拟和数字支持
帘布层，但只有一个单一的+ 5V电源被连接到所有
其+ V
S
销。这是唯一的例外是输出驱动器的
电源引脚，记VDRV （见下文） 。
数字输出驱动器电源（ VDRV ）
一个专用的电源引脚，记VDRV ，提供电源
的ADS808的逻辑输出驱动器，并且可被操作
与在± 3.0V范围内的电源电压至+ 5.0V 。这可以
简化与各种逻辑家庭，特别是低收入
电压CMOS 。因此建议以操作ADS808
与VDRV + 3.0V电源电压。这会降低
中由于较低的输出的输出级功耗
摆动和减少电源线路上的电流毛刺可
影响转换器的AC性能。模拟
电源（ + V
S
）和驱动器电源（ VDRV ）可以连接在一起，
与电源引脚之间的铁氧体磁珠或电感器。每
的这些电源引脚都必须与在单独旁路
至少一个0.1μF的陶瓷芯片电容器，从而形成一个π滤波器。
用于ADS808推荐的操作为+ 5V的
+V
S
销和+ 3.0V的输出驱动销（ VDRV ） 。
ADS808
GND
+V
S
35, 36, 37, 38
42, 43, 45
2, 47, 48
0.01F
GND
5, 8, 31
0.01F
+V
S
3, 4
GND
9, 27
VDRV
26
0.01F
0.1F
0.1F
0.1F
+5V
+3V, +5V
图13.推荐的电源去耦方案。
ADS808
SBAS179C
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