ADF7020
模拟锁定检测
这N沟道开漏锁定检测应与操作
10 kΩ的标称外部上拉电阻。当锁了
被检测到，这个输出是高窄低脉冲。
稳压器
该ADF7020包含四个监管机构提供稳定的电压
到的部分。标称稳压电压为2.3 V.每个
监管机构应该有一个100 nF的电容之间的连接
VREG和GND 。当CE为高电平时，监管机构及其他
相关电路被接通电源，绘制总供给
目前2毫安。使芯片使能引脚为低电平将禁用
调节剂，降低到小于1微安电源电流，并
删除在寄存器中的所有值。串行接口
工作掀起了调节供应;因此，要写入的部分，
用户必须有CE高，稳压器电压必须
稳定。调节状态（ VREG4 ）可以使用被监控
从MUXOUT调节器准备好信号。
环路滤波器
所述环路滤波器从所述充电电路包括电流脉冲
泵以形成调谐压控振荡器的输出到一个电压
所需的频率。它也减弱所产生的杂散电平
该PLL 。一个典型的环路滤波器的设计示于图8 。
初步的技术数据
为GFSK ，则建议的2.0 2.5倍的低出生体重
的数据速率被用来确保有足够的样本取
而过滤系统噪声的输入数据。免费设计
工具的ADIsimPLL可以用于设计为环路滤波器
ADF7020.
N计数器
在ADF7020 PLL反馈分频器由一个8位的
整数计数器和一个14位的
Σ-
小数N分频。该
整数计数器是在标准脉冲吞咽型共用
锁相环。这台最小的整数除法值31。
小数分频值给出非常精细的分辨率输出，
其中， PLL的输出频率被计算为
F
OUT
=
小数N分频
XTAL
× (
整数N
+
)
R
2
14
参考
4R
PFD /
收费
泵
VCO
4N
小数N分频
整数N
01975-PrG-008
收费
泵出
图9.小数N分频PLL
VCO
所述整数N的组合（最大= 255）和所述
小数N分（最高=一万六千三百八十四分之一万六千三百八十三）给予最多N个
255 + 1。分压器。因此，最小可用的PFD是
PDF
民
[赫兹] =
最需要的输出频率/ （ 255
+ 1)
例如，在欧洲的868兆赫至操作时
870 MHz频段，
PFD
民
等于3.4兆赫。
压控振荡器（ VCO ）
图8.典型的环路滤波器配置
在FSK中，循环的设计应使得环路带宽
（LBW ）是约5倍的数据速率。扩大
低出生体重过度减少所花费的时间之间的跳跃
频率，但可引起寄生衰减不足。
对于ASK系统，更广泛的LBW建议。突然
两个功率电平可能会导致VCO之间的大转变
拉，并可能导致更宽的输出频谱比是期望的。
通过加宽的LBW至10倍以上的数据速率，则
VCO的量拉动被减少，因为在环路建立
迅速回到正确的频率。更广泛的低出生体重可能
限制的ASK为基础的系统的输出功率和数据速率
与FSK的系统进行比较。
窄的环路带宽可以造成环路取长
的时间周期达到锁定。环路滤波器的精心设计是
关键要获得准确的FSK / GFSK调制。
为了最大限度地减少杂散发射，芯片上的VCO的工作
从1732兆赫到1856兆赫。然后将VCO信号被划分
2 ，得到所需要的频率的发射器和
需要的LO频率的接收机。
在VCO应recentered ，根据所要求的
动作的频率，通过编程将VCO调整位
R1_DB （ 20:21 ） 。
该VCO为启用， PLL部分由PLL使能位，
R0_DB28.
再一个频率除以2集，以允许操作
在较低的433 MHz和460 MHz频段。为了使操作
在这些频段， R1_DB13应设置为1所述的VCO需要
压控振荡器和调节器，以减少之间的外部22 nF的
内部噪声。
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三阶
Σ-
调制器
