AD7304/AD7305
电路工作原理
在AD7304 / AD7305是一组四通道， 8位，电压 - 中
输出，数字 - 模拟转换器中的数字不同之处主要
逻辑接口和参考输入号码。这两款器件共享
相同的内部DAC的设计和真正的轨到轨输出缓冲的
ERS 。该AD7304包含四个独立的乘法为参考
ENCE输入，而AD7305具有一个共同的参考输入。
该AD7304采用3线SPI兼容的串行数据接口，
AD7305则提供一个8位的并行数据接口。
D / A转换器部分
直接到同一电源作为V
DD
或V
SS
销（图30）。
在这些条件下的清洁电源电压（低纹波，
避免开关电源），适用于应用程序应
被使用。
V
DD
Q1
V
OUT
X
Q2
120k
每个部分包含四个电压开关R-2R梯形的DAC 。
图A显示了一个典型的等价DAC 。这些DAC是
设计工作单电源或双电源供电，这取决于
决于用户是否提供了一个负电压在V
SS
引脚。在单电源应用中的V
SS
被接地。在
任一种模式的DAC的输出电压由V来确定
REF
输入电压和数字数据（D）装载到它对应
按照方程1应的DAC寄存器。
V
OUT
=
V
REF
×
D/256
(1)
请注意，输出满量程极性是相同的作为V
REF
极性直流参考电压。
V
DD
V
REF
DB7
V
SS
图30.等效DAC放大输出电路
AD7304串行数据接口
2R
R
2R
V
SS
V
OUT
DB6
该AD7304采用3线（ CS ， SDI ， CLK ） SPI兼容
串行数据接口。新的串行数据移入串行
输入寄存器在一个12位数据字格式。 MSB位装
第一。表Ⅱ中定义了12个数据字的位。数据被放置在
在SDI / SHDN引脚和读入寄存器的积极
CLK主体对数据的设置和数据保持时间的时钟沿
在时序规范规定的要求。
数据只能在计时的同时，
CS
片选引脚
活性低。只有最后的12位移入串行寄存器
会被询问时，
CS
引脚返回到逻辑高电平
状态下，额外的数据位被忽略。由于大多数微控制器
在8位字节输出串行数据，两个右对齐数据字节
可写入的AD7304 。保持
CS
线之间的低
在第一和第二字节的传输会导致一个成功的串行
注册更新。
一旦数据在移位正确对齐寄存器的正
的边缘
CS
发起的新数据发送到任意的转印
目标DAC寄存器，地址位的解码确定
A1和A0 ，或对关断特性将被激活的基础上
国资委或SDC位。当任国资委或SDC引脚设置
（逻辑= 0）由位B9来确定新的数据加载
B0仍在加载，但结果并不出现在缓冲
直到输出设备带出了关机状态。
所选择的DAC输出电压变为高阻抗
120 kΩ到地面，图30.如果两个标称电阻
SAC和SDC引脚设置，所有通道依然放置在
关断模式。当AD7304被编程到
电源关闭状态下，本DAC寄存器的数据
只要保持为V
DD
仍大于2.7伏。该
该软件的串行接口的其余特征是
由表一，二和图3的时序图定义。
两个额外的引脚
CLR
和
LDAC
在AD7304提供
在明确的功能和DAC寄存器的硬件控制
装载。如果不需要这些功能的
CLR
引脚可
连接至逻辑高电平，而
LDAC
引脚可连接到逻辑低电平。
异步输入
CLR
引脚强制所有输入和DAC
注册到零码状态。异步
LDAC
针
可被选通到低电平时，所有的DAC寄存器必须是
从它们各自的输入寄存器同时更新。
该
LDAC
脚放在DAC寄存器在透明模式
而在逻辑低状态。
DB0
2R
2R
图29.典型的等效DAC通道
这些DAC的设计也适应AC参考
输入信号。只要将交流信号被保持在
V
SS
＆ LT ; V
REF
＆ LT ; V
DD
中，用户可以期望50千赫的全功率
乘法带宽性能。为了使用负
输入基准电压，在V
SS
引脚必须有一个负面偏置
比基准相等或更大的数量级略去电压
电压。
基准输入的代码依赖，表现最糟糕的情况下，
在参数规范规定的最小电阻值
化表。 DAC输出V
OUT
A， B，C ，D均能够
驾驶2 kΩ的负载并联高达500 pF的负载。产量
源和接收器的电流示于图6和7的输出
转换速率为标称3.6 V / μs的同时，经营
±
5 V支持
层数。的缓冲区最大限度地减少了低输出阻抗
模拟输入通道之间的串扰。在100 kHz时， 65分贝
通道至通道隔离存在（图22） 。输出电压
噪声被绘制在图19中，以保持良好的模拟
性能，电源旁路0.01
F
与并行
1
F
值得推荐。的真正的轨到轨能力
AD7304 / AD7305允许用户连接的基准电压输入
REV 。一
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