87C51 80C51BH 80C31BH
笔记
1 ''标准结构''是基于从早期制造大量采集的样品数量有限，并不能保证该
所列的值是在室温下5V
2容性负载上的端口0和2可能会导致上述0 4V噪声脉冲在V叠加
OL
ALE的s和
端口1,2和3的噪声是由于外部总线电容放电到P0口和P2口当这些引脚
从1变到0 。在应用中，电容性负载超过100pF的对这些信号中的噪声脉冲可以超过
0 8V可能需要来限定的ALE或其它信号与施密特触发器或CMOS电平的输入逻辑
3口的容性负载0和2可能会导致V
OH
在ALE和PSEN暂时低于0 9V
CC
Specifi-
当地址位固定阳离子
4参见图6至8，我
CC
测试条件最小V
CC
对于掉电为2V
5在稳态（非瞬态）条件我
OL
必须从外部限制如下
10毫安
我最大
OL
每个端口引脚
我最大
OL
每8位端口
端口0
26毫安
端口1 2和3
15毫安
71毫安
最大总I
OL
所有输出引脚
如果我
OL
超过了测试条件V
OL
可能超过相关指标
不保证引脚下沉大于列出的测试条件
272335 –26
图5 87C51 BH我
CC
与频率
10
