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IDT72421 / 72211分之72201 /七万二千二百三十一分之七万二千二百二十一/ 72251分之72241 CMOS SYNCFIFO
64 ×9 ， 256 ×9 ， 512× 9 ， 1,024× 9 ， 2048 ×9 ， 4096 ×9和8,192 ×9
商业和工业
温度范围
引脚配置
RS
D
2
D
3
D
5
D
6
D
4
D
2
D
3
D
4
D
5
D
6
D
7
指数
D
8
32 31 30 29 28 27 26 25
4
D
1
5
6
7
8
9
10
11
12
13
24
23
22
21
20
19
18
17
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
3
2
1
32 31 30
29
28
27
26
25
24
23
22
21
RS
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
D
1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
D
0
PAF
PAE
GND
REN1
RCLK
REN2
OE
14 15 16 17 18 19 20
Q
1
Q
2
EF
Q
3
Q
4
2655 DRW 02
OE
EF
FF
Q
0
Q
1
Q
3
Q
2
Q
4
FF
Q
0
D
7
D
8
指数
2655 drw02a
TQFP （ PR32-1 ，订货代码： PF ）
顶视图
PLCC （ J32-1 ，订货代码： J），
顶视图
引脚说明
符号
名字
D
0
-D
8
数据输入
RS
RESET
WCLK
WEN1
写时钟
写使能1
WEN2/
LD
写使能2 /
负载
Q
0
-Q
8
RCLK
REN1
REN2
OE
EF
PAE
PAF
FF
数据输出
读时钟
读使能1
读使能2
OUTPUT ENABLE
空标志
可编程
几乎空标志
可编程
几乎满标志
满标志
动力
地
V
CC
GND
I / O
描述
I数据输入， 9位总线。
我什么时候
RS
置为低电平，内部读和写指针被设置到RAM阵列的第一位置，
FF
和
PAF
变为高电平，并且
PAE
和
EF
变低。上电后最初的写操作之前，需要进行重置。
我的数据被写入FIFO的WCLK低到高的转变时，写使能（S ）的断言。
我如果FIFO被配置为具有可编程的标志
WEN1
是只写使能引脚。当
WEN1
低，
数据被写入FIFO每低到高的跳变WCLK 。如果FIFO被配置为具有两个写
使，
WEN1
必须为低和WEN2必须为高电平以将数据写入到FIFO。数据将不被写入到
FIFO中，如果
FF
是低的。
我的FIFO被复位时配置有两个写使能或可编程标志。如果WEN2 /
LD
is
高
在复位时，该引脚作为第二个写使能。如果WEN2 /
LD
为低电平复位时，该引脚用作控制
加载和读取可编程标志偏移。如果FIFO被配置成具有两个写使能
WEN1
必须
为LOW和WEN2必须为高电平以将数据写入到FIFO。数据将不被写入到FIFO中，如果
FF
is
低。如果FIFO被配置为具有可编程的标志， WEN2 /
LD
保持低电平写入或读取的
可编程标志偏移。
O数据输出的9位总线。
我的数据从FIFO读取RCLK时的低到高的转变
REN1
和
REN2
断言。
我什么时候
REN1
和
REN2
低，数据从FIFO中读取RCLK每低到高的转变。
数据将不会被从FIFO读出，如果
EF
是低的。
我什么时候
REN1
和
REN2
低，数据从FIFO中读取RCLK每低到高的转变。
数据将不会被从FIFO读出，如果
EF
是低的。
我什么时候
OE
为低电平时，数据输出总线是有效的。如果
OE
为高电平时，输出数据总线将处于高阻抗
状态。
当
EF
为低时，所述的FIFO是空的，进一步的数据读出从输出被抑制。当
EF
高，则
FIFO不为空。
EF
同步到RCLK 。
当
PAE
为低电平时，FIFO几乎是空的基于所述偏置编程到FIFO。默认
在复位偏移是空+ 7。
PAE
同步到RCLK 。
当
PAF
为低电平时，FIFO几乎满基于所述偏移编程到FIFO中。默认偏移
在复位是全7 。
PAF
同步到WCLK 。
当
FF
为低电平时，FIFO为满并且进一步的数据写入到输入被禁止。当
FF
为高电平时，FIFO
没有满。
FF
同步到WCLK 。
一个+5伏电源引脚。
一0伏接地引脚。
2
