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IDT70V24S/L
高速4K ×16双口静态RAM
工业和商业温度范围
主
双端口
SRAM
CE
忙
R
忙
L
SLAVE
双端口
SRAM
CE
忙
R
忙
L
主
双端口
SRAM
CE
忙
R
忙
L
忙
L
SLAVE
双端口
SRAM
CE
忙
L
忙
R
忙
R
2911 DRW 18
图3.忙和芯片使能路由的宽度和深度扩展与IDT70V24的SRAM 。
功能说明
该IDT70V24提供两个端口具有独立的控制，地址
和I / O引脚，其允许独立访问的任何位置在存储器中。
该IDT70V24具有通过控制的自动断电功能
CE 。
该
CE
控制芯片断电的电路，其允许会将相应
略去端口进入待机模式时不选择（CE高电平） 。
当一个端口被启用，访问整个存储器阵列
允许的。
通过搭售来防止端口
忙
引脚为低电平端口。
关于IDT 70V24 SRAM在主模式下忙碌的输出，是推挽
拉式输出，并且不需要上拉电阻来操作。如果这些
RAM中正在扩大深入，那么
忙
指示的
结果数组需要使用一个外部与门的。
中断
如果用户选择中断函数，存储器位置（邮件
框或信息中心）被分配给每个端口。左侧端口中断
标志（ INT
L
）被置位时，正确的端口写入内存位置
FFE （十六进制），其中一个写定义为
CE = R / W = V
IL
每真相
表Ⅲ。左侧端口通过访问地址，清除中断
位置时， FFE
CE
R
=
OE
R
= V
IL
中，R / W是"don't care" 。同样，
正确的端口中断标志位（ INT
R
）被置位时，左端口写入
内存位置FFF （十六进制），并清除中断标志位（ INT
R
),
正确的端口必须读取内存位置FFF 。该消息（ 16
位）在FFE或FFF是用户定义的，因为它是一个可寻址的SRAM
位置。如果中断功能没有被使用，地址位置FFE和
FFF不被用作邮件箱，但作为该随机接入的部分
内存。请参考真值表IIII的中断操作。
宽度与扩展
忙
逻辑
主/从阵列
当同时使用繁忙的宽度扩大的IDT70V24 SRAM阵列
逻辑，一个主部件，用于决定SRAM阵列的哪一侧将
收到
忙
指示，并输出指示。任何数量的
奴隶在同一个地址范围作为主处理，使用
忙
信号作为写禁止信号。因而在IDT70V24 SRAM中的
忙
引脚为输出，如果部分被用作主机（ M / S引脚= V
IH
） ，以及
该
忙
引脚为输入，如果部分用作从（M / S引脚= V
IL
），如图
在网络连接gure 3 。
如果使用两个或更多的主件的宽度扩大时，一
分裂的决定可能会导致同一个主指示
忙
在一侧上
数组和另一个主机的说明
忙
在一个其它方
的阵列。这从部分为一个端口禁止写操作
一个字，然后从另一端口为抑制该写操作
字的其他部分。
该
忙
仲裁，对主，是基于该芯片的使能和
唯一地址信号。它忽略了一个访问是否是读还是写。
在主/从数组中，这两个地址和芯片使能必须有效
足够长的时间了
忙
标志为从主输出之前
实际写入脉冲可以与任一的R / W信号或字节来启动
启用。如果不遵守这个时间可能会导致内部glitched
写在从抑制信号和损坏的数据。
忙碌的逻辑
忙逻辑提供了硬件指示的两个端口
SRAM都在同一时间访问相同的位置。这也
允许两个继续进行访问的一个和信号的另一侧
该SRAM是“忙” 。该
忙
销可以用来阻挠接入
直到在另一侧的动作结束。如果一个写操作
从收到的一侧是学尝试，特德
忙
指示时，写入
信号选通内部，以防止继续写。
利用
忙
不需要逻辑或需要的所有应用程序。
在某些情况下可能是有用的，以逻辑或的
忙
输出在一起
和使用任何
忙
指示作为中断源标志事件
非法的或不合逻辑的操作。如果写禁止功能
忙
逻辑
不合乎需要的，该
忙
逻辑可以通过将一部分从被禁用
模式与M / S引脚。一旦从模式
忙
引脚单独操作
作为写禁止输入引脚。正常操作可通过把被编程
该
忙
引脚为高电平。如果需要的话，非预期的写操作可以是
SEMAPHORES
该IDT70V24是一个非常快速的双端口4K ×16的CMOS静态
与另外8个地址位置RAM致力于为二进制
信号旗。这些标志允许任一处理器上的左侧或右侧
双端口SRAM的一面声称比其他特权
处理器，用于由系统设计者的软件定义的功能。如
一个例子，信号可以由一个处理器来抑制
其他访问双端口SRAM或任何其它的部分
共享资源。
6.42
19
解码器
