AD7868
引脚功能说明
DIP PIN
数
助记符
功能
正电源， 5 V
±
5％。双方V
DD
引脚必须连接在一起。
负电源， -5 V
±
5％。双方V
SS
引脚必须连接在一起。
模拟地。这两个AGND引脚必须连接在一起。
数字地。这两个DGND引脚必须连接在一起。
电源
7 & 23
V
DD
10 & 22
V
SS
8 & 19
AGND
6 &17
DGND
模拟信号与参考
21
V
IN
ADC的模拟输入。 ADC的输入范围是
±
3 V.
9
V
OUT
模拟输出电压的DAC 。这个输出来自一个缓冲放大器。的范围内是
双极性，
±
3 V与RI DAC = 3 V.
20
RO ADC
参考电压输出。内部ADC 3 V基准，在此引脚提供。该输出可以是
用作用于将DAC通过连接到所述RI DAC输入的参考。外部负载能力
这个参考500
A.
11
RO DAC
DAC参考电压输出。这是两个内部电压基准之一。要操作的DAC
这种内部参考， RO DAC应该连接到RI DAC 。外部负载能力
基准是500
A.
12
RI DAC
DAC电压参考输入。对DAC的基准电压必须应用到该引脚。这是
被施加到DAC之前内部缓冲。标称参考电压是否正确
在AD7868的操作是3V。
ADC接口和控制
2
CLK
时钟输入。外部TTL兼容的时钟可以被应用到该输入端。另外，绑到脚
V
SS
使能内部激光微调的振荡器。
RFS
接收帧同步，逻辑输出。这是一个低电平有效的漏极开路输出，它提供
3
一个帧脉冲为串行数据。外部4.7 kΩ上拉电阻的要求
RFS 。
4
RCLK
接收时钟，逻辑输出。 RCLK为它是从内部得到的选通串行时钟输出
或外部ADC时钟。如果控制输入为V
SS
时钟继续运行。与
控制输入在DGND的RCLK输出被切断（三态）后，串行传输
完整的。 RCLK是一个开漏输出，需要外接2 kΩ的上拉电阻。
5
DR
接收数据时，逻辑输出。这是用于与开漏输出的数据
RFS
和
RCLK从ADC传输数据。串行数据是在RCLK时的下降沿有效
RFS
is
低。外部4.7 kΩ的电阻需要在DR输出。
1
CONVST
转换开始，逻辑输入。低到这个输入高电平的跳变放跟踪保持放大器进入
保持状态，并启动ADC转换。此输入在异步到CLK输入。
24
控制
控制逻辑输入。与此引脚为0 V时， RCLK是不连续的。与此引脚在-5 V时，
RCLK为连续的。请注意，追平该引脚到V
DD
使器件在出厂测试模式下正常
操作不被显示出来。
DAC接口和控制
14
TFS
发送帧同步，逻辑输入。这是为DAC一帧或同步信号
与该信号的下降沿之后预期的串行数据。
15
DT
传输数据，逻辑输入。这是数据输入端，用于与
TFS
和TCLK
到串行数据传送到输入锁存器。
16
TCLK
发送时钟，逻辑输入。串行数据位被锁存的TCLK时的下降沿
TFS
是低的。
LDAC
加载DAC ，逻辑输入。新字从输入传送到DAC锁存器锁存的
13
落入此信号的边沿。
18
NC
无连接。
版本B
–5–
