AD7868
微处理器接口
微处理器接口连接到AD7868是通过串行总线
使用标准的协议与DSP的机器兼容。该
通信接口由独立的发射器（DAC ）
和接收器（ADC ）的部分，其操作可以是同步
异步的或异步的相对于彼此。每节
灰具有时钟信号，数据信号和一帧或选通脉冲。
同步操作意味着数据从发送
ADC和到DAC在同一时间。在这种模式下只有一个
接口时钟是必要的，这必须是在ADC时钟输出，
所以RCLK必须连接到TCLK 。对于异步OP-
关合作， DAC和ADC的数据传输是相互独立的
另外，该ADC提供接收时钟（ RCLK ），而
发送时钟（TCLK ），可由处理器或可以提供
ADC或某些其他外部时钟源。
要考虑与串行接口的另一个选择是使用
的选通时钟。阿门控时钟装置，该装置是
发送的时钟数据开关时，数据已准备好被
发送和三态时钟输出时，传输
就完成了。只有16个时钟脉冲与所述第一发射
数据位是否被锁存到接收装置上的第一个下降沿继续
荷兰国际集团的时钟边沿。理想情况下，没有必要对帧脉冲，如何 -
以往，在AD7868数模转换器帧输入（TFS ）具有被驱动
高数据传输之间。最简单的方法是使用
RFS
开车
TFS
和仅使用同步接口。这
避免了处理器之间的互连使用的
AD7868帧信号。并非所有的处理器有门控时钟
设备，图16示出与DSP56000的例子。
下面的表I示出了与互连线的数量
处理器和AD7868的不同接口OP-
系统蒸发散。的AD7868具有使用不同的时钟对设施
发送和接收数据。这个选项，但是，只有EX-
在某些处理器派，通常只需一个时钟（ ADC
时钟）用于与AD7868的所有通信。为简化
起见，在此数据表使用的所有接口的实例同步的
理性接口，并使用ADC时钟（ RCLK ）作为输入
DAC时钟（ TCLK ） 。为了更好地理解每一个的
这些接口，咨询有关处理器的数据表。
表一，互连线的各种接口选件
数
互连信号
4
5或6个
RCLK ， DR ， DT和
RFS
（ TCLK = RCLK ，
TFS
=
RFS ）
RCLK ， DR ，
RFS ，
DT ，
TFS
（ TCLK = RCLK或
P
串行CLK ）
RCLK ， DR和DT
（ TCLK = RCLK ，
TFS
=
RFS ）
DSP56000内部串行控制寄存器都需要配置
用于与所述第一下降时钟有效数据的16位数据字
边缘。转换的开始和DAC更新由一个控制
外部定时器。数据传输过程中的ADC转换发生
sions ，是在处理器之间接收和发送移位寄存器
TER值与AD7868的ADC和DAC 。在每个端
16位传输的DSP56000收到一个内部中断indi-
一条提示发送寄存器为空，接收寄存器
满。
定时器
CONVST
LDAC
控制
+ 5V
AD7868*
4.7k
2k
4.7k
RFS
TFS
DSP56000
SC0
SCK
SRD
性病
RCLK
DR
DT
TCLK
为清楚起见省略*额外的引脚
图16. AD7868 - DSP56000接口
AD7868 - ADSP- 2101 / ADSP- 2102接口
它适合于在ADSP- 2101或ADSP-接口
2102示于图17的接口被配置为同步
异步的，连续的时钟运行。该
LDAC
接低电平使
该DAC得到更新后的第十六个时钟
TFS
变低。另外
LDAC
可以由一个计时器作为从动
在图16中示出与前面的接口的处理器
读取或写入到AD7868之后接收中断
更新其自身的内部寄存器中准备下一个
数据传输。
定时器
CONVST
CON组fi guration
同步
异步*
控制
– 5V
ADSP-2101/
ADSP-2102
RFS
SCLK
DR
+ 5V
AD7868*
4.7k
2k
4.7k
RFS
RCLK
DR
同步
门控时钟
3
TFS
TFS
TCLK
*互连5号线当TCLK = RCLK
互连6行时TCLK =
P
CLK串行
DT
DT
AD7868 - DSP56000接口
图16显示了AD7868和之间的典型接口
DSP56000 。提出的接口装置是同步的一个
门控时钟，只需要三根线互连。该
LDAC
为清楚起见省略*额外的引脚
图17. AD7868 - ADSP- 2101 / ADSP- 2102接口
版本B
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