LC78622E
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PIN号
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58
59
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61
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63
64
符号
SBCK
FSX
WRQ
RWC
SQOUT
硬币
CQCK
水库
TST11
16M
4.2M
TEST5
CS
TEST1
I / O
I
O
O
I
O
I
I
I
O
O
O
I
I
I
功能
子码读出时钟输入。这是一个施密特输入。 （必须连接到0 V时，未使用）。
输出为7.35 kHz的同步信号从晶体振荡器分
子码Q输出待机输出
读/写控制输入。这是一个施密特输入。
子码Q输出
从控制微处理器指令输入
输入命令的输入时钟和子码读出时钟。这是一个施密特输入。
芯片复位输入。上电后，首先应用该引脚必须置低简要介绍。
测试输出。平仓离场。 （通常情况下输出低电平。 ）
16.9344 MHz的输出。
4.2336 MHz的输出
测试输入。一个下拉电阻器是内置的。必须连接到0 V.
片选输入。一个下拉电阻器是内置的。必须连接到0V ，如果不加以控制。
测试输入。无下拉电阻。必须连接到0V。
注意：相同的电势必须被提供给所有的电源管脚，即，V
DD
, VV
DD
， LV
DD
， RV
DD
和XV
DD
.
销应用
1.高频信号输入电路;引脚10 ： EFMIN ，销9 ： EFMO ，引脚1： DEFI ，引脚12 ： CLV
+
EFM信号（NRZ）切片在最佳水平可以获取
通过输入的高频信号，以EFMIN 。
该LC78622E处理的缺陷如下所述。当一个高电平是
输入到DEFI引脚（引脚1） ， EFMO （引脚9）销（限幅电平
控制输出）进入高阻抗状态，并在片
电平保持。但是请注意，此功能只有在有效的
CLV的相位控制模式，即，当V / P引脚（引脚14 ）为
低。此功能可以用于在组合的
LA9230M ， LA9231M和LA9240M DEF引脚。
注意：如果EFMIN和CLV
+
信号线过于接近每
另外，不必要的辐射可能导致错误率
退化。我们建议铺设地面或V
DD
这两条线之间的屏蔽线。
2. PLL时钟产生电路;引脚3 ： PDO ， 5脚： ISET ， 7脚： FR ，引脚21 ： PCK
由于LC78622E包括一个压控振荡器电路，PLL电路可以
通过连接一个外部的RC电路构成。 ISET是
电荷泵参考电流， PDO是VCO电路回路
过滤器，和FR是电阻器，它确定VCO频率
范围内。
（参考值）
R1 = 68 kΩ的， C1 = 0.1 μF
R2 = 680
,
C2 = 0.1 μF
R3 = 1.2千欧
在V
CO
×
2命令是一个辅助命令在低电压操作为特征的保证。这
命令支持在V的低电压操作
DD
= 3.0 3.6 V.
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