74F112双JK负边沿触发触发器
1988年4月
修订后的1999年7月
74F112
双JK负边沿触发触发器
概述
的74F112包含两个独立的，高速的JK倒装
触发器与直接设置和清除输入。同步状态
变化由时钟的下降沿启动。时触发
杰灵发生在时钟的电压电平，而不是
直接相关的过渡时间。在J和K输入
当时钟是在任一状态，而不影响─可以改变
荷兰国际集团的触发器，只要它们是在所希望的状态
建议在安装过程中和保持相对次
在时钟的下降沿。在S低信号
D
或C
D
防止时钟和力量Q或Q高，分别为。
在S同时LOW信号
D
和C
D
力Q和
Q HIGH 。
异步输入：
低输入至S
D
设置Q为高电平
低输入到C
D
设置Q为低电平
清除和设置都是独立的时钟
同时LOW基于C
D
和S
D
使得这两个Q
和Q HIGH
订购代码：
订单号
74F112SC
74F112SJ
74F112PC
包装数
M16A
M16D
N16E
包装说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
逻辑符号
接线图
IEEE / IEC
1999仙童半导体公司
DS009472
www.fairchildsemi.com
