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电气规格
5.7.2同步DRAM （ SDRAM ）时序
表5-9和表5-10假设检验在推荐工作条件下（见图5-8通过
图5-14 ） 。
表5-9 。同步DRAM周期的时序要求
号
M19
M20
M21
CV
DD
= 1.2 V
CV
DD
= 1.35 V
民
t
SU（ DV- CLKMEMH ）
t
H（ CLKMEMH - DV ）
t
C（ CLKMEM ）
建立时间， CLKMEM高之前读取数据有效
保持时间， CLKMEM高后读取数据有效
周期时间， CLKMEM
3
2
9.26
最大
CV
DD
= 1.6 V
民
3
2
7.52
最大
单位
ns
ns
ns
最大SDRAM工作频率= 108兆赫。实际可达到的最高工作频率将取决于PC板的质量
设计和存储芯片的时序要求。
最大SDRAM工作频率= 133 MHz的。实际可达到的最高工作频率将取决于PC板的质量
设计和存储芯片的时序要求。
表5-10 。同步DRAM周期的开关特性
号
M22
M23
M24
M25
M26
M27
M28
M29
M30
M31
M32
M33
M34
M35
M36
M37
M38
M39
t
D（ CLKMEMH - CEL ）
t
D（ CLKMEMH - CEH ）
t
D（ CLKMEMH - BEV ）
t
D（ CLKMEMH - BEIV ）
t
D（ CLKMEMH -AV ）
t
D（ CLKMEMH - AIV ）
t
D（ CLKMEMH - SDCASL ）
t
D（ CLKMEMH - SDCASH ）
t
D（ CLKMEMH - DV ）
t
D（ CLKMEMH - DIV ）
t
D（ CLKMEMH - SDWEL ）
t
D（ CLKMEMH - SDWEH ）
t
d(CLKMEMH-SDA10V)
t
d(CLKMEMH-SDA10IV)
t
D（ CLKMEMH - SDRASL ）
t
D（ CLKMEMH - SDRASH ）
t
D（ CLKMEMH - 休克尔）
t
D（ CLKMEMH - CKEH ）
参数
延迟时间， CLKMEM高到低CEX
延迟时间， CLKMEM高CEX高
延迟时间， CLKMEM高BEX有效
延迟时间， CLKMEM高BEX无效
延迟时间， CLKMEM高到地址有效
延迟时间， CLKMEM高到地址无效
延迟时间， CLKMEM高到低SDCAS
延迟时间， CLKMEM高SDCAS高
延迟时间， CLKMEM高到数据有效
延迟时间， CLKMEM高到数据无效
延迟时间， CLKMEM高到低SDWE
延迟时间， CLKMEM高SDWE高
延迟时间， CLKMEM高SDA10有效
延迟时间， CLKMEM高SDA10无效
延迟时间， CLKMEM高到低SDRAS
延迟时间， CLKMEM高SDRAS高
延迟时间， CLKMEM高到低CKE
延迟时间， CLKMEM高CKE高
CV
DD
= 1.2 V
CV
DD
= 1.35 V
民
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
最大
7
7
7
7
7
7
7
7
7
7
7
7
7
7
7
7
7
7
CV
DD
= 1.6 V
民
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
最大
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
单位
96
SPRS205D
2002年11月 - 修订2005年1月
