功能说明
的“ F825由八个D型边沿触发的触发器
该器件具有三态输出的真实，并组织
宽边钉扎除了时钟和输出烯
能引脚缓冲时钟（ CP ）和缓冲输出恩
能（OE）是共同的所有触发器的触发器将
存储满足他们个人的D输入状态
建立和保持在低到高CP时代的要求
转型期的OE LOW触发器的内容
可在输出端。当OE为高电平的输出
却将进入OE的高阻抗状态操作
输入不影响状态触发器的“ F825
已清除（ CLR）和时钟使能（ EN ）引脚
当CLR为低电平和OE为低电平的输出是
不足当CLR为高电平的数据可以输入到所述倒装
把触发电路当EN为输入端上的低数据传送到
在低到高的时钟跳变输出当
EN为高电平时，输出不会改变状态，无论
数据或时钟输入端的电压
功能表
输入
OE
H
H
H
L
H
L
H
H
L
L
L
L
CLR
H
H
H
H
L
L
H
H
H
H
H
H
EN
L
L
H
H
X
X
L
L
L
L
L
L
CP
H
L
X
X
X
X
L
L
L
L
H
L
D
X
X
X
X
X
X
L
H
L
H
X
X
国内
Q
NC
NC
NC
NC
H
H
H
L
H
L
NC
NC
产量
O
Z
Z
Z
NC
Z
L
Z
Z
L
H
NC
NC
HOLD
HOLD
HOLD
HOLD
明确
明确
负载
负载
现有数据
现有数据
在数据没有变化
在数据没有变化
功能
L
e
低电压电平
H
e
高电压电平
X
e
非物质
Z
e
高阻抗
L
e
低到高的转变
NC
e
没有变化
逻辑图
TL F 9597 - 5
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
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