AD7470/AD7472
并行接口
的AD7470 AD7472的和并行接口是10位
和宽分别为12位。输出数据缓冲器是爱科特
氧基团当两个
CS
和
RD
是逻辑低。在这一点上
该数据寄存器的内容被放在数据总线。身材
图10示出了并行端口的时序图。
图11示出了并行端口时的时序图
CS
和
RD
被永久接为低电平。在这种设置中，一旦
BUSY线从高向低的转变过程
完成。的数据是可用的输出总线上稍有
之前的BUSY下降沿。
它指出，数据总线不能改变状态是很重要的
而A / D是做一个转换，因为这将有detri-
在正在进行的转换心理效应。出数据线
将再次时，无论是进入三态
RD
or
CS
行云
高。因此，
CS
可以低永久接，而使
RD
线来控制转换结果的访问。请参考
V
DRIVE
部分，用于输出电压电平。
t
兑换
CONVST *
t
2
忙
t
9
t
10
t
3
CS
t
4
RD
t
8
t
5
t
6
t
7
DBX
* CONVST应该去HIGH时， CLK为高电平或第一个CLK周期之前。
图10.并行端口时序
t
兑换
CONVST *
t
2
忙
t
9
DBX
数据N
数据n + 1
* CONVST应该去HIGH时， CLK为高电平或第一个CLK周期之前。
图11.并行端口时序与
CS
和
RD
接低电平
CLK IN
t
兑换
CONVST
t
2
忙
t
唤醒
t
3
CS
t
4
RD
t
5
t
6
t
7
t
8
DB
X
图12.唤醒时序图（突发时钟）
–10–
REV 。一
