飞思卡尔半导体公司
图4 ：数字输入时序（ 625/50系统）的主模式
水平同步阶段
子address71 [2：0 ]
+ 4T延迟
70 （十六进制） { [1： 0] = 01 }
-3T延迟
HSYNC
HSYNC极性
sub-address71[5]
T
时钟
128T
264T
1440T
8位的输入模式
DVIA [7 ：0]的
无效
FF
00
00
XY的Cb
0
Y
0
Cr
0
Y
1
Cb
2
Y
2
Cb
718
Y
718
Cr
718
Y
719
FF
00
00
飞思卡尔半导体公司...
16位输入模式
DVIA [7 ：0]的
无效
DVIB [7 ：0]的
无效
262T
Y
0
Y
1
Y2
Y
718
Y
719
Cb
0
or
Cr
0
Cr
0
Cb
0
Cb
2
Cr
2
Cb
718
Cr
718
Cr
718
Cb
718
图5 ：同步时序:: 525/60隔行扫描系统中的主模式
FSYNC极性
sub-address71[3]
子address71 [7] = 0
FSYNC
VSYNC
VSYNC极性
sub-address71[4]
HSYNC
CSYNC
524
525
1
2
3
4
5
6
7
8
9
10
11
21
22
23
FSYNC
VSYNC
HSYNC
CSYNC
261
262
263
264
265
266
267
268
269
270
271
272
273
283
284
285
7号
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MC44724A / 5A版本0.05 98年7月15日
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