连接到VAG电压。这在最大程度地减少瞬变
当全频道操作是通过恢复RO-销
时钟的FSR引脚。该引脚为高阻抗时，
设备处于断电状态。
PI
功放输入端（引脚3 ）
这是反相输入到PO-放大器。非
反相输入PO-放大器内部连接到
VAG引脚。该PI和PO-引脚用于外部电阻
在反相运算放大器电路的增益器来设置增益
PO +和PO-推挽功率放大输出。连接 -
荷兰国际集团PI到VDD将电源在电源驱动器放大器和
在PO +和PO-输出将是高阻抗。
PO
功率放大器的输出（反相） （引脚4 ）
这是反相功率放大器的输出，它被用来
以提供一个反馈信号给PI销设置的增益
推挽功率放大器输出。该引脚可
驾驶300
负载PO + 。该PO +和PO-输出
差（推拉），并能够驱动300
负载
1.772 V峰值，这是3.544伏峰 - 峰值。偏置电压
这个输出的年龄和参考信号是VAG引脚。该
VAG引脚不能源出或吸入尽可能多的电流，该引脚，
因此，低阻抗负载必须是PO +之间
和PO- 。该PO +和PO-差分驱动器也电缆相互
驾驶100的pable
阻性负载或100 nF的Piezoelec-
TRIC换能器串联一个20
电阻用smalll
增加失真。这些驱动器可以用来驱动重新
的sistive负荷
≥
32
当PO-的增益设置为1/4或
减。 PI连接到VDD将电源在电源驱动器
放大器和PO +和PO-输出将是高阻抗
ANCE 。该引脚也高阻抗时，该设备是
由PDI引脚关断。
PO +
功放输出（非反相） （引脚5 ）
这是在非反相功率放大器的输出，这是
反相版本在PO-信号。该引脚可
驾驶300
加载到PO- 。 PI连接到VDD会
掉电电源驱动放大器和PO +和
PO-输出将是高阻抗。该引脚也很高im-
当装置断电时由PDI销pedance 。
见PI和PO-以获取更多信息。
数字接口
MCLK
主时钟（引脚11 ）
这是主时钟输入引脚。时钟信号施加
这个引脚用来产生内部256 kHz时钟和
该开关电容滤波器， ADC的测序信号
和DAC 。内部预分频器逻辑比较的时钟
该引脚在FST （ 8 kHz）的时钟，并自动将
接受256 ， 512 ， 1536 ， 1544 ， 2048 ， 2560 ，或4096千赫。为
256和512 kHz的MCLK频率， MCLK必须同步
异步的，大约上升沿对准FST 。为
最佳的性能，在1.536 MHz的频率，
高， MCLK应该是同步的，大约利培
荷兰国际集团边缘对齐的FST的上升沿。在很多应用
褶皱， MCLK可以绑在BCLKT销。
FST
帧同步，发送（引脚14 ）
该引脚接受一个8 kHz的时钟同步输出
把串行PCM数据在DT引脚。此输入的COM
兼容与两个长帧同步和短帧同步。如果
无论FST和FSR保持低电平数8 kHz的帧时，
设备将关机。 FST必须定时为设备
到向上affter被关机由帧同步供电。
BCLKT
位时钟，发送端（引脚12 ）
这个引脚控制发送PCM数据的传输速率。在
符号位的同步模式的扩展和接收
增益调整，该BCLKT还控制的传输速率
接收PCM数据。该引脚可以接受任何位时钟frequen-
CY从256到4096千赫长帧同步和短
帧同步定时。
DT
数据传输（引脚13 ）
这个引脚通过FST和BCLKT控制，高im-
pedance输出PCM数据时除外。该引脚为高电平
阻抗时，该设备处于断电模式。
FSR
帧同步，接收端（引脚7 ）
该引脚接受一个8 kHz的时钟，同步
在DR引脚串行PCM数据的输入。 FSR可
异步FST在长帧同步或短
帧同步模式。
BCLKR
位时钟，接收端（引脚9 ）
该引脚接受任何位时钟频率从256到4096
千赫。当BCLKR销也被用作模式选择引脚时
没有时钟数为8 kHz帧。该BCKLT销
用于时钟接收PCM数据传输时的
BCLKR引脚没有被计时。当BCLKR pinis一
逻辑0时，符号位的扩展同步模式被选择时，
它采用与前四个比特被设置为16位传输
签位。当BCLKR引脚为逻辑1 ，接收增益
调整同步模式被选择时，它使用一个13位的
传送用于发送PCM数据，但是使用的是16位传送
为在接收侧，用13位的声音数据是第一时，请按照
由3位，控制所述重新衰减lowed
人为对象的模拟输出。
DR
数据，接收端（引脚8 ）
该引脚为PCM数据输入。请参阅该引脚说明
FSR ， BCLKR和BCKLT以获取更多信息。
MC145483
4
摩托罗拉
