PCI到ISA桥组
W83628F & W83629D
初步
1.引脚说明
注：请参阅第13.2直流特性的细节。
I/O12t
I/O24t
I/O12tp3
I/O24tp3
I/OD12t
I/O24t
OUT12t
OUT24t
OUT12tp3
OUT24tp3
OD12
OD24
INCS
INT
INTD
INTS
INtsp3
- TTL电平的双向引脚与12毫安源库能力
- TTL电平的双向引脚与24毫安源库能力
- 3.3V TTL电平的双向引脚与12毫安源库能力
- 3.3V TTL电平的双向引脚与24毫安源库能力
- TTL电平的双向引脚开漏输出， 12毫安吸收能力
- TTL电平的双向引脚与24毫安源库能力
- TTL电平输出引脚与12毫安源库能力
- TTL电平输出引脚与24毫安源库能力
- 3.3V TTL电平输出引脚与12毫安源库能力
- 3.3V TTL电平输出引脚与24毫安源库能力
- 开漏输出引脚12毫安吸收能力
- 开漏输出引脚24毫安吸收能力
- CMOS电平的施密特触发器输入引脚
- TTL电平输入引脚
- TTL电平输入引脚内部下拉电阻
- TTL电平的施密特触发器输入引脚
- 3.3V TTL电平的施密特触发器输入引脚
1.1 W83628F引脚说明
1.1.1
PCI接口
针
19-26
30-37
52-59
61-63
66-70
的C / BE [3：0 ]＃
28,45
51,60
PCICLK
47
INT
I/O24tp3
符号
AD [ 31：0]
I / O
I/O24tp3
功能
PCI总线地址和数据信号。
标准的PCI地址
线和数据线。地址是驱动FRAME ＃断言，数据
驱动或在随后的时钟接收。
PCI总线命令和字节使能。
地址在
一个事务的C相/ BE [3：0 ]＃定义的总线命令。
在数据阶段期间的C / BE [3：0 ]＃用作字节使能。
PCI总线的系统时钟。
PCICLK提供定时对所有
在PCI总线上的事务。所有其它的PCI信号进行采样
上PCICLK的上升沿，和所有的定时参数
相对于该边缘限定。
PCI总线系统时钟DPLL输出。
该PCLK_OUT可以
减少PCICLK加载和从内部DPLL产生。
PCLK_OUT
48
OUT
12t
-6-
出版日期： 1999年1月
修订版0.32
