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地址/数据/控制总线
PLD
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嵌入式
算法
8行业
动力
MANGMT
单位
1或2兆比特PRIMARY
FL灰内存
8
VSTDBY
(PC2)
扇形
SELECTS
FLASH DECODE
PLD （ DPLD ）
73
扇形
SELECTS
SRAM SELECT
PERIP I / O模式选择
CSIOP
ADIO
PORT
73
FLASH ISP CPLD
（ CPLD ）
3 EXT CS TO D口
16个输出宏单元
PORT A，B &
24个输入宏单元
CLKIN
PORT A，B &
PROG 。
PORT
全球
配置。 &
安全
CLKIN
MACROCELL反馈或端口输入
PORT
C
PROG 。
PORT
PORT
B
的运行时控制
和I / O寄存器
PORT
A
为256 kbit电池
备份SRAM
PROG 。
MCU总线
INTRF 。
为256 kbit中学
非易失性存储器
（ boot或DATA）
4个扇区
PROG 。
PORT
PA0 - PA7
PB0 - PB7
PC0 - PC7
PROG 。
PORT
CLKIN
(PD1)
PLD ，配置
& FLASH MEMORY
装载机
JTAG
串行
通道
PORT
D
PD0 - PD2
图5. PSD框图
CNTL0,
CNTL1,
CNTL2
PSD813F2 ， PSD833F2 ， PSD834F2 ， PSD853F2 ， PSD854F2
AD0 - AD15
AI02861E
