数据表
MOS集成电路
PD44321181 ， 44321361
32M - BIT ZEROSB
TM
SRAM
流贯通运营
描述
该
PD44321181是2,097,152字由18位和
PD44321361是1,048,576字由36位ZEROSB
静态RAM制造与使用全CMOS六晶体管存储器单元先进的CMOS技术。
该
PD44321181及
PD44321361进行了优化，消除死循环读来写，或写阅读
转场。这些ZEROSB静态RAM集成独有的同步外围电路， 2位突发计数器和
输出缓冲器以及SRAM的核心。所有输入寄存器由单一时钟输入的上升沿控制
（CLK） 。
该
PD44321181及
PD44321361适合于应用程序需要同步操作，高
速度，低电压，高密度和宽位配置，如缓冲存储器。
ZZ必须低设定的正常运转。当ZZ被设置为高， SRAM进入掉电状态
（ “睡眠” ） 。在“休眠”状态时， SRAM的内部状态被保留。当ZZ置为低电平一遍， SRAM简历
正常操作。
该
PD44321181及
PD44321361包装在100引脚塑料LQFP了1.4毫米的封装厚度
对于高密度和低的电容性负载。
特点
低压内核电源： V
DD
= 3.3 ± 0.165 V / 2.5 ± 0.125 V
同步操作
100 ％的总线利用率
内部自定时写控制
突发读/写：交错的突发和线性突发序列
完全注册的输入和输出流过操作
所有寄存器触发时钟上升沿
3.3V或2.5V LVTTL兼容：所有输入和输出
快速时钟存取时间： 7.5 ns的（ 117兆赫）
异步输出使能： / G
突发顺序选择：MODE
睡眠模式： ZZ （ ZZ =开或低：正常运行）
单独的字节写使能： / BW 1到/ BW4 （
PD44321361)
/ BW1和/ BW2 （
PD44321181)
三芯片使易于扩展的深度
通用I / O采用三态输出
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一号文件M15958EJ5V0DS00 （第5版）
发布日期2005年4月NS CP （ K）
日本印刷
商标
表示主要修改点。
2002, 2005
