引脚说明
CLSN
碰撞（输出， TTL高电平有效）
在碰撞信号
±
会议终端门槛
和脉冲宽度的要求将产生一个逻辑
高在CLSN输出。当没有信号出现在
碰撞
±
， CLSN输出为低电平。
TCLK
发送时钟（输出）
MOS / TTL输出。 TCLK提供对称高
在数据速率和低的时钟信号，以供参考时序
的数据进行编码。它也提供了时钟信号，用于
控制器芯片（ Am7990 - LANCE ）和内部
对于接收路径定时基准电压控制
振荡器。
RX
接收数据（输出）
的MOS / TTL输出，恢复的数据。当不存在
信号接收
±
和TEST为高电平时， RX是高电平。 RX
动作与RCLK并保持有效，直到RENA
被拉高在邮件的末尾。在recep-
化， RX是同步的RCLK和之后的变化
RCLK的上升沿。当测试为低， RX是
启用。
传输+ ，和Transmit
发送（输出）
差分线路输出。此线对意欲才能工作
中心提供全方位成端接的传输线。对于信号
满足建立和保持时间TCLK在TENA和TX ，
曼彻斯特时钟和数据输出在发送+ /
和Transmit 。当运行到78
终止
传输线，信号符合所要求的输出
以太网和IEEE 802.3下降水平和倾斜
电缆。
RENA
接收使能（输出， TTL高电平有效）
当处于接收+无信号， RENA低。
“上”再信号达到阈值和脉冲宽度
quirements会产生一个逻辑高电平时RENA 。当
RENA为高电平时，接收信号+会议门槛
和脉冲宽度“关”的要求，将产生一个低电平
在RENA 。
接收+ ，接收 -
接收器（输入）
差分输入。一对内部偏置线的重
的收发机，包括一个载波的检测接收机与偏移
阈值和噪声滤波网络来检测线上的活动，
并没有一个数据恢复接收器偏移
曼彻斯特数据解码。
RCLK
接收时钟（输出）
的MOS / TTL输出，恢复时钟。当不存在
信号接收
±
和TEST为高电平时， RCLK为低电压。
RCLK是第二负激活后1/4位时间
曼彻斯特序言时钟跳变时，接收
±
和
保持有效，直到消息结束之后。当
TEST为低电平， RCLK被启用并满足最低
脉宽特定网络阳离子。
+碰撞，碰撞的
碰撞（输入）
差分输入。一个内部偏置线路接收器
与输入失调的阈值和噪声滤波网络。在信号
碰撞
±
对数据通路的功能没有影响。
TSEL
传输模式选择（输出，集电极开路;
输入，检测扩增fi er ）
s
TSEL LOW ：空闲发送状态发送+为正
相对于和Transmit 。
s
TSEL高：空闲发送状态发送+和
和Transmit是平等的，提供“零”差到
运行变压器耦合负载。
当使用RC网络连接， TSEL被保持
在传输过程中低。在发送结束
集电极开路输出被禁止，允许TSEL到
上升，提供了从逻辑传动平稳
HIGH到“零”差处于闲置状态。延迟和输出回波
为零的外部由RC网络控制
TSEL和发送
±
负载电感。
TX
发送（输入）
TTL兼容的输入。 TENA时为高电平，在信号
TX会议的建立和保持时间TCLK会
编码为正常曼彻斯特的发送和+
和Transmit 。
s
TX HIGH ：发送+为负相对于
和Transmit为数据位单元的网络连接第一个一半。
s
TX LOW ：发送+是积极的方面
和Transmit为数据位单元的网络连接第一个一半。
TENA
发送使能（输入）
TTL兼容的输入。高电平有效数据编码器
启用。会议信号的建立和保持时间TCLK
让曼彻斯特数据TX到编码
传输+和和Transmit 。
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Am7992B
