AMD
开关特性在工作范围内，除非另有规定编
号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
参数
t
RCT
t
RCH
t
RCL
t
RCR
t
RCF
t
RDR
t
RDF
t
RDH
t
RDS
t
DPH
t
DPO
t
DPL
t
RPWR
t
RPWO
t
RLT
t
REDH
t
RPWN
描述
RCLK周期时间
RCLK的时候了
RCLK低时间
RCLK上升时间
RCLK下降时间
RX上升时间
RX下降时间
RX保持时间（ RCLK
↑
以RX更改）
RX传播延迟（ RCLK
↑
以RX稳定）
RENA导通延迟（V
IDC
最大的
接受
±
以RENA
H
)
RENA导通延迟（V
IDC
在闽
接受
±
以RENA
L
)
RENA低电平时间
接受
±
输入脉冲宽度来拒绝
（ |输入| > | V
IDC
最大| ）
接受
±
输入脉冲宽度来开启
（ |输入| > | V
IDC
最大| ）
解码器采集时间
RENA保持时间（ RCLK
↑
以RENA
L
)
接受
±
输入脉冲宽度来
不关断INTCARR
碰撞
±
输入脉冲宽度以不
开启CLSN （ |输入| > | V
IDC
敏| ）
碰撞
±
输入脉冲宽度来开启
CLSN （ |输入| > | V
IDC
最大| ）
碰撞
±
输入脉冲宽度来关断
CLSN （ |输入| > | V
IDC
最大| ）
碰撞
±
输入脉冲宽度以不
关闭CLSN （ |输入| < | V
IDC
最大| ）
CLSN导通延迟（V
IDC
最大的
碰撞
±
到CLSN
H
)
CLSN关闭延迟（V
IDC
最大的
碰撞
±
到CLSN
L
)
26
（注4 ）
160
80
50
160
ns
ns
ns
ns
40
（注4 ）
45
450
80
165
（注9 ）
（注10 ）
120
20
5
25
80
300
（注8）
测试条件
民
85
38
38
8
8
8
8
最大
118
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
接收器规格
冲突规范
18
19
20
21
22
23
t
CPWR
t
CPWO
t
CPWE
t
CPWN
t
CPH
t
CPO
10
ns
ns
14
Am7992B
