AD9225
在AD9225芯片上的数字活动分为两大
类：校正逻辑，和输出驱动器。内部
校正逻辑得出的电流比较小潮，主要是
在时钟转换。输出驱动器吸引大量
电流脉冲，而输出位被改变。大小
与这些电流的持续时间是在所述负载的函数
输出位：大的容性负载，这样才能避免。请注意，在
在AD9225的内部校正逻辑引用到AVDD
而输出驱动器参考DRVDD 。
在图43中， 0.1中所示的去耦
F
陶瓷片式电容器
器和一个10
F
钽适合在合理
上的数字输出（通常为20 pF的每个容性负载
针） 。涉及更大的数字负载应该考虑应用
增加数字解耦成比例，和/或使用
外部缓冲器/锁存器。
DRVDD
10 F
0.1 F
DRVSS
AD9225
图43.数字电源去耦
一个完整的解耦方案还将包括大量的钽
或PCB上的电解电容器，以减少低频
波及到可以忽略不计的水平。参考AD9225 / AD9225EB
在图44-50的原理图和布局，以获取更多信息
关于安置去耦电容。
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