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54SX系列FPGA
5 4S X T I M I N G - M O对德升*
输入延迟
I / O模块
t
INY
= 1.5纳秒
内部延迟
组合
CELL
t
IRD2
= 0.6纳秒
预测
路由
延误
输出延迟
I / O模块
t
DHL
= 1.6纳秒
t
PD
= 0.6纳秒
t
RD1
= 0.3纳秒
t
RD4
= 1.0纳秒
t
RD8
= 1.9纳秒
I / O模块
t
DHL
= 1.6纳秒
注册
CELL
D
Q
注册
CELL
D
Q
t
RD1
= 0.3纳秒
t
RD1
= 0.3纳秒
t
ENZH
= 2.3纳秒
t
SUD
= 0.5纳秒
t
HD
= 0.0纳秒
ROUTED
时钟
t
RCO
= 0.8纳秒
t
RCKH
= 1.5纳秒（ 100 ％负载）
F
最大
= 250兆赫
硬连线
时钟
t
RCO
= 0.8纳秒
t
HCKH
= 1.0纳秒
F
HMAX
= 320兆赫
*所示为A54SX08-3 ，最坏情况下的商业条件值。
其特D-无线 - [R E D C罗C k的
R 0 ü吨ED C罗CK
外部建立
= t
INY
+ t
IRD1
+ t
SUD
– t
HCKH
= 1.5 + 0.3 + 0.5 - 1.0 = 1.3纳秒
外部建立= T
INY
+ t
IRD1
+ t
SUD
– t
RCKH
= 1.5 + 0.3 + 0.5 - 1.5 = 0.8纳秒
时钟到输出（引脚到引脚）
= t
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.52+ 0.8 + 0.3 + 1.6 = 4.2纳秒
时钟到输出（引脚到引脚）
= t
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.0 + 0.8 + 0.3 + 1.6 = 3.7纳秒
22
v3.1
