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X84161/641/129
图2 ：写序列
CE
OE
WE
I / O （ IN）
"0"
A15 A14 A13 A12 A11 A10 A9 A8
A7 A6 A5 A4 A3 A2 A1 A0
D7 D6 D5 D4 D3 D2 D1 D0
"1"
"0"
I / O （输出）
RESET
当访问：
X84161数组： A15 - A11 = 0
X84641数组： A15 - A13 = 0
X84129数组： A15 - A14 = 0
加载地址
LOAD DATA
开始
非易失性
写
7008 FRM F05.1
写序
一种非易失性写入序列由发送一个复位
序列，一个16位的地址，最多32个字节的数据，并
那么一个特殊的“启动非易失性写周期”命令
序列。
复位序列发网络连接第一个（如在所描述的
复位序列部分）设置一个内部写使能
锁存器。该地址是由发卡16串行写入
单独的写周期（ WE和CE为低， OE高）到
没有任何部分读取写入之间的周期。该
地址串行发送，最显着的一点科幻首先，在
L / O引脚。最多32个字节的数据被写入通过发出一个
多8个写周期。再次，没有读出周期是
写操作之间允许的。
非易失性写周期发出一个特殊发起
读/写“1”/读序列。该网络第一个读周期结束
页面加载，然后写“1 ”，后面的读取启动
非易失性写周期。该设备可识别32
字节的页面（例如，开始在地址XXXXXX00000
为X84161 ） 。
当将数据发送到所述部分，试图超过
页面上的地址将导致地址
反“包装，围绕”上的的第一个网络地址
页，数据加载可以继续。为此原因，
发送256个以上连续的数据位将导致
覆盖以前的数据。
非易失性写周期，如果部分或低能不会启动
完整的写序列发出。内部写使能
锁存器复位时，非易失性写周期的COM
完成并且一个无效的写操作后，以防止意外
写道。注意，该序列是完全静态的，没有spe-
CIAL时间限制。该处理器可以自由地执行
每当芯片使能引脚总线上的其他任务（ CE）
为高。
非易失性写状态
的非易失性写周期中的状态可以被确定
在任何时候，只需读取L / O引脚的状态
该设备。该引脚读时OE和CE是LOW
和WE为高电平。在非易失性写周期第l / O
销为低。当非易失性写周期完成时，
在L / O引脚变为高电平。复位序列，也可以是
在一个非易失性写周期具有相同发行
结果： I / O是低电平，只要非易失性写周期是
在进步，和L / O为高非易失性写的时候
周期就完成了。
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