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XC3000系列现场可编程门阵列
用于驱动所述剩余未使用的路由，因为这
可能会影响到用户网络的时机。领带可以快速被省略
面包板的迭代，其中的一些额外毫安
的icc是可接受的。
配置比特流开始与八高pream-
竹叶提取比特， 4比特的前置码和一个24位长度的计数。
当启动配置中，在FPGA中的计数器被设置
到零并开始计数的配置的总数
灰时钟周期施加到器件。由于每个组态
化的数据帧被提供给设备，它是在内部
组装成一个数据字，然后将该并行加载
到内部配置存储器阵列的一个字。
配置加载过程完成时
当前长度的计数值等于加载的长度计数和
需要配置程序数据帧已
写的。内部用户的触发器中config-保持复位
uration 。
两个用户可编程引脚在unconfig-定义
置的现场可编程门阵列。高在Config-
uration （ HDC ）和在低配置（ LDC）以及
作为DONE / PROG可以用作外部控制信号
在配置过程中。在主控模式下配置是
方便地使用最不发达国家为低有效的EPROM芯片
启用。在最后的配置数据位装载和
长度计数比较，用户I / O引脚变为
活跃的。选项允许选择时机的一个时钟或更早
后来的内部逻辑复位结束的时间
和DONE信号的断言。漏极开路
DONE / PROG输出可与挂钩连接多个设备
和用作活性到高就绪，低有效的PROM中
启动或复位到系统的其它部分。该
状态图
图20
说明配置亲
塞斯。
外设模式
外设模式通过提供简化的接口
该装置可以装载字节宽，作为一个处理器
外设。
图27
示的周模式连接
系统蒸发散。处理器的写周期，从计算解码
纹断言有源低写选通（WS）和两个
主动低一高有效片选（ CS0 ， CS1 ，
CS2 ） 。在FPGA生成的配置时钟
内部时序发生器和串行并行输入
内部框架，或对数据后续数据的奴隶
输出（ DOUT ） 。 A输出高的READY / BUSY引脚指示
完成装载的每个字节的输入时稳压
存器是准备一个新的字节。正如主控模式下，外设
全部擦除模式也可以被用作用于引线装置
菊花链从设备。
从串模式
从串模式提供了一种加载一个简单的界面
的现场可编程门阵列的配置
所示
图29 。
串行数据一起被提供
与同步输入时钟。大多数从模式的应用
系统蒸发散是在菊花链配置中，其中的数据
输入被驱动从以前的FPGA的数据输出，而
时钟是由主或外设的领先设备供应
模式。数据也可以由处理器或其它供给
特殊的电路。
链
开发系统被用来创建一个复合
配置为选定的FPGA包括：一个前导码，
长度计数的总比特流中，多个串联
数据项目和一个后同步外加补位
每个设备在串行链中。装载和传球，后
前同步码和长度计数到一个可能的菊花链，一
铅设备将加载其亲而配置数据帧
人们提供一个高DOUT可能的下游设备如
所示
图25 。
继续加载，而率先
设备已经接受了它的配置程序和电流
租金长度计数未达到满值。该额外
方面的资料被传递通过引线装置和显示
在数据输出（ DOUT ）引脚串行形式。铅设备
也产生配置时钟（ CCLK ）同步系统
nize串行输出数据和数据在下游的
FPGA中。数据读取上的从器件的DIN由POS-
CCLK的可持续的竞争优势，并移出DOUT上的负面
CCLK的略去边缘。并行主模式设备使用其
内部定时发生器，以产生8内部的CCLK
倍EPROM地址流量，而外设模式
装置产生了一阵8个CCLK每个片选
和写选通脉冲周期。内部定时发生器CON-
tinues操作对于一般的定时和同步
输入的所有模式。
配置模式
主模式
在主控模式下， FPGA自动加载的配置
从外部存储器装置的测量数据。有三
使用内部时钟源提供的主模式
配置时钟（ CCLK）来计算输入的数据。
主串行模式下使用提供的串行配置数据
从一个同步串行数据源输入（ DIN） ，如
所示的赛灵思串行配置PROM
图23 。
掌握并行低和高的模式会自动使用
供给到D0-D7引脚响应于所述并行数据
由FPGA产生16位地址。
图25
节目
并行主模式下的连接为例
所需。十六进制起始地址为0000和增量
硕士低模式，它是FFFF和递减
掌握高级模式。这两种模式提供地址
与开始执行的微处理器兼容
从存储器的两端。
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1998年11月9日（版本3.1 ）
