MT9173/74
t
C4P
2.0V
C4
0.8V
t
F0S
t
F0W
F0
2.0V
0.8V
t
F0H
初步信息
t
C4W
t
C4W
图16 - 在DN模式C4时钟&帧脉冲对准了ST- BUS流
2.0V
0.8V
Φ
J
C
3.0V
OSC1
2.0V
C4
图17 - 频率锁定为C4和OSC1时钟在MAS / DN模式
AC电气特性
- 时钟时序 - MOD模式（图18 ）
80 kbit / s的
特征
1 TCK / RCK时钟周期
2 TCK / RCK时钟宽度
3 TCK / RCK时钟跳变时间
4 CLD到TCK建立时间
5 CLD到TCK保持时间
6 CLD宽度低
7 CLD期
符号
民
t
CP
t
CW
t
CT
t
限流二极管
t
CLDH
t
CLDW
t
CLDP
典型*
12.5
6.25
20
3.125
3.125
6.05
8
x
t
CP
最大最小
典型*
6.25
3.125
20
1.56
1.56
2.925
8
x
t
CP
最大
s
s
ns
s
s
s
s
C
L
=40pF
160千比特/秒
单位
TEST
条件
时机是在推荐的温度&电源电压范围。
*典型的科幻居雷什是在25
°
C，用于辅助设计只有：不保证不受生产测试。
t
CP
t
CW
2.4V
RCK
0.4V
t
CP
2.4V
TCK
0.4V
t
限流二极管
t
CLDW
2.4V
CLD
0.4V
t
CLDH
t
CW
t
CT
t
CT
注1 ：
在芯片上生成TCK和CLD ，并提供数据时钟的CD端口的发送部分
DV端口。 RCK ，还对芯片产生的，是从接收数据中提取并只钟表出的数据是在D输出
o
并且可以倾斜相对于TCK由于端至端的延迟。
注2 ：
在从机端的TCK被相位锁定到RCK 。
TCK的上升沿将导致RCK的上升沿大约90
o
.
图18 - RCK ， TCK & CLD时机MOD模式
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