NCN6004A
钟将军
钟将军
端口A
CLK_IN_A
CLK_IN_B
RESET_A
C4_A
C8_A
I / O_A
I / O_B
C8_B
C4_B
RESET_B
GND MUX_MODE
CTL
CARD_SEL
13
MULTIPLEX &
时钟分频器
15
10
11
12
9
19
16
17
18
44
5
卡
逻辑
控制
CLK_A
卜FF器
CLK_B
卜FF器
30
31
微控制器
缓冲器
卡A
I / O_A
卜FF器
I / O_B
卜FF器
CARD_B
缓冲器
23
22
21
24
37
38
39
40
图31.并联运行的接线
＆ QUOT ;
MUX_MODE =低
端口B
当芯片工作在并行模式中，所有的逻辑
信号必须被独立地控制
微控制器，如图31中所描绘MUX_MODE
销必须被硬连接至VCC和它不能被改变
钟将军
钟将军
端口A
CLK_IN_A
CLK_IN_B
RESET_A
C4_A
C8_A
I / O_A
I / O_B
C8_B
C4_B
RESET_B
VCC
MUX_MODE
CARD_SEL
13
在芯片的操作。此参数旁边时，
用户必须选择以武力或没有内部上拉电阻
由EN_RPU逻辑状态所定义的。
MULTIPLEX &
时钟分频器
15
10
11
12
9
19
16
17
18
44
5
卡
逻辑
控制
CLK_A
卜FF器
CLK_B
卜FF器
30
31
微控制器
缓冲器
卡A
I / O_A
卜FF器
I / O_B
卜FF器
CARD_B
缓冲器
23
22
21
24
37
38
39
40
图32.复用方式接线
＆ QUOT ;
MUX_MODE =高
CTL
端口B
在复用模式下，微处理器CARD_B
侧引脚没有连接，逻辑信号和I / O线
正在与该CRD_SEL相关卡A共享
控制位：图32.一个关键点是要确保没有
与I / O_B销连接相关联，因为这是针
与I / O线交易内部共享。该
CLK_IN_A和CLK_IN_B信号是独立的和
可以被路由到任何卡由于内置的时钟的
多路复用器。
数据I / O电平转换器
内置的结构提供了一个电平移位器的每个卡上
输出信号驱动的I / O线为不同
在图33中示出。由于NCN6004A可以操作在
无论是复用或并行模式，规定已
路由发出的I / O_A输入引脚要么卡A或
CARD_B 。
在这两种情况下，I / O引脚通过一个开漏驱动
结构用20千瓦的上拉电阻，如图33 。
以实现0.80
ms
被请求的最大上升时间
EMV规范，加速器电路加在两
每个I / O线的一侧。这些脉冲产生电路升压
电流对寄生电容充电，从而加速
在I / O信号的正向斜率。另一方面，在
主动下拉NMOS器件Q5提供了一个低
阻抗在电池和DC / DC接地
启动阶段，避免在任何不受控制的电压尖峰
在I / O线。
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