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CY7C1381C
CY7C1383C
18 -MB （ 512K ×36 / 1M ×18 ）流通型SRAM
特点
支持133 - MHz的总线操作
512K X 36 / 1M ×18个通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.5纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供JEDEC标准的100引脚TQFP ， 119球BGA
和165球FBGA封装
对于BGA和FBGA封装JTAG边界扫描
“ ZZ ”睡眠模式选项
功能说明
[1]
该CY7C1381C / CY7C1383C是3.3V ， 512K ×36和1米x
18同步流穿的SRAM ，分别设计
与高速微处理器以最小的接口
胶合逻辑。从时钟的上升最高访问延迟为6.5纳秒
（ 133 - MHz的版本） 。 2位芯片计数器捕捉到的第
在一阵讨论，并自动递增地址
对于突发访问的其余部分。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3[2]
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
x
,
和BWE ）和全局写（ GW ） 。异步输入
包括输出使能（ OE ）和ZZ引脚。
该CY7C1381C / CY7C1383C允许使用或交错
线性脉冲串的序列，由MODE输入管脚选择。一
高选择交错突发序列，而低
选择一个线性突发序列。突发访问能
与处理器地址选通（ ADSP ）或启动
高速缓存控制器地址选通（ ADSC ）的投入。地址
进步是由地址进展控制
（ ADV ）的输入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1381C / CY7C1383C从+ 3.3V的核心运行
而所有输出可与任何一个+2.5操作电源
或+ 3.3V供电。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
1
2
117兆赫
7.5
190
70
100兆赫
8.5
175
70
单位
ns
mA
mA
6.5
210
70
3
4
5
6
注意事项：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
2. CE
3,
CE
2
对于TQFP只有165 FBGA封装。 119 BGA仅在1芯片使能提供。
赛普拉斯半导体公司
文件编号： 38-05238牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年2月26日
