ADC12662
应用信息
（续）
图12
给出一个合适的布局的例子，包括
电源布线，接地平面分离和旁路
电容布局。所有模拟电路（输入放大器，
过滤器，基准部件等）应放置在
模拟接地层。所有的数字电路和I / O线（ EX-
cluding S / H的输入）应使用digital2地平面
地面。该digital1地平面应该仅用于
对S / H信号的产生。
01187625
图13.晶振时钟源
01187624
图13
是一个低抖动的S / H脉冲产生器的例子
可与ADC12662使用，并允许操作在
采样速率从DC到1.5兆赫。标准的4针DIP
晶体振荡器提供稳定的1.5 MHz的方波。
由于大多数DIP振荡器具有TTL输出，一个4.7K上拉
电阻来提高输出高电压的CMOS
输入电平。输出被馈送到触发输入（下降沿
的MM74HC4538单触发沿） 。 1K的电阻和
12 pF的电容设定脉冲长度约100
纳秒。对于转换器的S / H脉冲流出现在Q
输出HC4538的。这是所使用的S / H时钟发生器
在ADC12062EVAL评估板。为了降低功耗，一
CMOS反相器为基础的晶体振荡器来代替使用
在DIP晶体振荡器。请参阅应用笔记AN- 340
美国国家半导体的CMOS逻辑数据手册了解更多
对CMOS晶振的信息。
8.0常见的申请问题
驱动输入（模拟或数字）电源外
轨。
绝对最大额定值的状态，所有的投入
必须在GND - 300 mV至V
CC
+ 300毫伏。这
规则是最常见的破裂的情况下电源向
转换器被关断，而与其连接的其他设备（运
放大器，微处理器），还有电源。需要注意的是，如果有
没有电源转换器， DGND AGND = = DV
CC
= AV
CC
= 0V ，所以所有的输入应在
±
AGND为300 mV至
DGND 。
驱动高电容的数字数据总线。
越
电容上的数据总线收取每次转换，
从DV所需要的更多的瞬时数字电流
CC
和DGND 。这些大电流尖峰会耦合回
模拟部分，降低了转换器的SNR。
而充足的电源旁路和独立的模拟和
数字地面飞机将减少这个问题，缓冲
数字数据输出（带有一对MM74HC541s的，为前
充足的）可能是必要的，如果转换器必须驱动一个
重仓数据总线。
图12. PC板布局
7.0动态性能
该ADC12662是AC测试，它的动力表现
保证。为了满足这些规范，时钟
源极驱动的S / H的输入必须是自由的抖动。对于
最佳的AC性能，晶体振荡器建议。
对于操作在或接近ADC12662的1.5兆赫的最大
采样速率，一个1.5MHz的方波提供了良好的
信号为S / H的输入。只要占空比接近
50％时，波形将是低的约333毫微秒，这是
在400 ns的限制。当操作该ADC12662在一个
的1.25MHz或以下时，S / H的脉冲宽度的采样率
信号必须超过一半的取样周期更小。
19
www.national.com
