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ST92F120 - 概述
1.2引脚说明
AS 。
地址选通（输出低电平，三态） 。
地址选通脉冲后低，最好在开头
宁每个存储周期。 AS的上升沿
表示地址，读/写（ RW）和
数据信号是有效的内存传输。
DS 。
数据选通（输出，低电平有效，三态） 。数据
闪光灯提供了数据移动的时机或
从P0口的每个内存传输。在一
写周期，数据输出是有效时的前缘
DS 。在读周期，数据输入必须是有效的革命制度党
或DS的后沿。当ST9 AC-
正如事实的片上存储器， DS是在举行高
整个存储周期。
复位。
复位（输入，低电平有效） 。该ST9已以启动
复位信号tialised 。随着失活
复位后，程序开始执行从
程序存储单元指向的载体
包含在程序存储单元00h和
01h.
RW 。
读/写（输出，三态） 。读/写DE-
termines数据传送给外部的方向
存储器事务。写的时候RW低
外部存储器，并且高为所有其他交易
系统蒸发散。
OSCIN ， OSCOUT 。
振荡器（输入和输出）。
这些引脚连接一个并联谐振晶体或
外部源到芯片上的时钟振荡器
和缓冲区。 OSCIN是振荡器的输入端IN-
换器和内部时钟发生器; OSCOUT是
振荡器的反相器的输出。
HW0SW1.
当连接到V
DD
通过1K
上拉电阻，软件看门狗选项
选择。当连接到V
SS
通过1K
下拉电阻，硬件看门狗选项
被选中。
VPWO 。
该引脚为J1850的输出线PE-
ripheral （ JBLPD ） 。它仅适用于某些DE-
恶习。在没有JBLPD外围，这个设备
脚不能连接。
P0 [ 7：0]中，P1 [2：0 ]或P1 [7 ：0]的
（输入/输出， TTL或
CMOS兼容）
。 16行提供的外部
解决2K或64千字节的存储器接口
的外部存储器。
P0[7:0], P1[2:0], P2[7:0], P3[7:4], P4[7:4],
P5[7:0], P6[5:2,0], P7[7:0]
I / O口线（输入/
输出TTL或CMOS兼容） 。
I / O线
分组成的8位I / O端口，位可编程
软件控制的通用I / O或
作为复用功能。
P1[7:3], P3[3:1], P4[3:0], P6.1, P8[7:0], P9[7:0]
额外的I / O端口提供PQFP100线
版本而已。
AV
DD
模拟V
DD
模拟到数字的变流
ER （常见的A / D 0和A / D 1 ） 。
AV
SS
模拟V
SS
模拟到数字的变流
ER （常见的A / D 0和A / D 1 ） 。
V
DD
主电源电压。四个引脚
可用。该引脚内部连接在一起。
V
SS
数字电路接地。四个引脚都具有此
BLE 。该引脚内部连接在一起。
V
TEST
电源电压为Flash测试陈建
构成。此销接合并且必须保持在0中
用户模式。
V
REG
3V稳压器输出（在以后的版本中，即
ST92F124和ST92F150 ） 。
1.2.1电磁兼容性（ EMC ）
以减少电磁干扰的跟着
降脂功能已被实现：
- 低功耗振荡器包含一个控制 -
导致增益来减少EMI和功率消耗
化HALT模式。
- 四对数字电源引脚（V
DD
,
V
SS
）位于所述包的每一侧上。
- 数字电源和模拟电源的学分，
LY分离。
- 数字电源的内部逻辑和I / O
港口内部分离。
- 内部的去耦电容位于BE-
吐温V
DD
和V
SS
.
注意：
每对数字的V
DD
/V
SS
引脚应
由10外部连接
F
化学拉
电容和一个100 nF陶瓷芯片电容器。
1.2.2 I / O端口的第二功能
在我的每个引脚/的ST92F120的O端口的AS-i
庙软件可编程的复用功能
如图
第1.3节。
1.2.3终止未使用引脚的
该ST9器件采用CMOS实现的技
术;因此，未使用的引脚必须正确
终止，以避免应用程序的可靠性
问题。实际上，如图
图2中，
在待机动
ARD输入电路是基于CMOS反相器
结构。
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