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Delta39K ISR
CPLD系列
可编程总线保持
每个I / O引脚，用户可编程总线保持被包括在内。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
维护时，所述销被放置在一个针的最后状态
高阻抗状态，从而减少了在巴士─系统噪声
接口应用。总线保持还可以让闲置
器件引脚保持悬空在黑板上，这是
原型开发过程中尤其有用，因为设计师可以路由
新的信号设备没有切割痕迹的连接
V
CC
或GND 。欲了解更多信息，请参阅应用笔记
标题
“理解总线保持-A赛普拉斯的特征
CPLD的。 “
钟
Delta39K有四个专用时钟输入管脚（ GCLK [3：0 ] ），以
接受系统时钟。其中的一个时钟（ GCLK [0]）可以是
选择以用于驱动一个片上的锁相环（PLL）的
频率调制（见
图9
有关详细信息） 。
全局时钟树的Delta39K设备可以通过驱动
的专用时钟管脚和/或PLL-组合
衍生时钟。全局时钟树由四个全球
时钟得出去每个宏单元，存储器块，并且I / O元件。
时钟树分布
全局时钟树具有两个主要功能。首先，将
时钟树通过复用4产生的四个全局时钟
从封装引脚和四个PLL的专用时钟驱动
时钟。其次，时钟树分布的四个全局时钟
每个簇，信道存储器，并在管芯的I / O块。
全局时钟树被设计成使得所述时钟偏差
同时保持一个可接受的时钟延迟最小化。
流传意识到PLL
在Delta39K系列器件具有一个片上PLL
使用扩展感知技术用于低EMI设计应用
系统蒸发散。在一般情况下， PLL也被用于实现时间项号
复用电路来实现用较少的更高的性能
设备资源。
片外信号（外部反馈）
INTCLK0 ， INTCLK1 ， INTCLK2 ， INTCLK3
任何寄存器（ TFF ）
发送全局时钟关闭
芯片
GCLK1
正常的I / O信号路径
锁定检测/ IO引脚
C
例如，一种系统，其操作的32位数据路径上
运行在40 MHz下可具有16位的电路来实现这
在80 MHz的内部运行。锁相环还可以使用取
利用内部产生的时钟的定位
边缘走向完善设置转移性能，持有或
时钟到输出时间。
有多个频率乘法（ X1，X2， X3，X4， X5，X6 ，
X8 ， X16 ）和除法（ / 1 / 2 / 3 / 4 / 5 / 6 / 8 / 16 ）选项
可用于创建一个宽范围内的时钟频率的
单个时钟输入（ GCLK [0]） 。为了增加灵活性，有
7相移选项，允许时钟偏移/倾斜校正
由45 °，90 °，135° ，180°， 225 °，270° ，或315° 。
的传播感知特征是指PLL的以下能力
跟踪扩频输入时钟，使得它的传播是
看到的输出时钟与PLL原地锁住。总
蔓延在输入时钟的量应限制在0.6％
的基频。意识到传播的特点是
只用X1，X2和X4乘法选项的支持。
压控振荡器（ VCO ）的核心
Delta39K PLL被设计成在频率范围内运作
范围为100兆赫至266兆赫。因此，乘法选项
结合输入（ GCLK [0]）的频率应当选择
使得该压控振荡器的工作频率要求得到满足。
这表现在
表4
（列1 ，2和3）。
该PLL的另一个特征是，以驱动输出能力
时钟（ INTCLK ）关闭Delta39K芯片时钟的其它设备上
板，如图
图9
以上。这片时钟
输出时钟频率的一半，因为它要经过一个
寄存器（ I / O寄存器或宏蜂窝寄存器） 。
该PLL也可用于通过电路板的去偏斜目的
驱动的PLL输出时钟芯片外，它路由到其他
在董事会和设备喂养它回PLL的外部
反馈输入端（ GCLK [1]） 。当使用此功能，只
有限的乘法，除法和相移选项都可以使用。
表4
介绍了有效的乘法和除法的选项，可以
使用无需外部反馈。
表5
介绍了有效
乘法和除法，可以与外部使用的选项
反馈。
时钟树
延迟
相选择
DIVIDE
2
C
1-6,8,16
INTCLK0
GCLK0
fb
fb
LOCK
相选择
DIVIDE
1-6,8,16
CLK
0
0
0
CLK 45
INTCLK1
GCLK1
相选择
DIVIDE
1-6,8,16
INTCLK2
GCLK2
2
相选择
DIVIDE
1-6,8,16
INTCLK3
GCLK3
2
C
2
C
2
C
GCLK0
来源
时钟
CLK
0
90
0
CLK 135
CLK
0
180
CLK
0
225
CLK
0
270
CLK
PLL
0
315
X1, X2, X3, X4, 5X,
X6, X8, X16
GCLK [3 ：0]的
C
传播意识到PLL图9.框图
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文件编号： 38-03039牧师* H
