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介绍
表2-2 。信号说明
（续）
PIN号
名字
179-PIN
GHH
176-PIN
PGF
128-PIN
PBK
I / O / Z
PU / PD§
JTAG
JTAG测试复位内部下拉。 TRST ，当驱动
高，给出的这些操作的扫描系统控制
装置。如果没有连接或拉低此信号，该装置
工作在它的功能模式，并且测试复位信号
忽略不计。
注意：不要在TRST使用上拉电阻;它具有一个内部
下拉设备。在低噪声环境中， TRST可以
悬空。在高噪声的环境中，一个附加的
下拉电阻可能是必要的。此电阻器的值
应根据调试器吊舱的驱动力
适用于设计。一个2.2 kΩ的电阻器一般提供
足够的保护。因为这是应用程序特定的，这是
建议每个目标板进行验证正确
调试器和应用程序的操作。
JTAG测试时钟与内部上拉
JTAG测试模式选择（ TMS）与内部上拉电阻。该系列
控制输入移入的上升TAP控制器
TCK的边缘。
JTAG测试数据输入（ TDI）和内部上拉。 TDI是主频
成在上升沿所选寄存器（指令或数据）
的TCK 。
JTAG扫描输出，测试数据输出（ TDO ） 。的内容
选择寄存器（指令或数据）被移出TDO上
TCK的下降沿。
仿真器引脚0。当TRST被驱动至高电平，此引脚用于
作为一个中断或从仿真器系统，并且
定义为输入/输出通过JTAG扫描。
仿真器引脚1。当TRST被驱动至高电平，此引脚用于
作为一个中断或从仿真器系统，并且
定义为输入/输出通过JTAG扫描。
描述
TRST
B12
135
98
I
PD
TCK
TMS
A12
D13
136
126
99
92
I
I
PU
PU
TDI
C13
131
96
I
PU
TDO
D12
127
93
O / Z
EMU0
D11
137
100
I / O / Z
PU
EMU1
C9
146
105
I / O / Z
PU
ADC的模拟输入信号
ADCINA7
ADCINA6
ADCINA5
ADCINA4
ADCINA3
ADCINA2
ADCINA1
B5
D5
E5
A4
B4
C4
D4
167
168
169
170
171
172
173
119
120
121
122
123
124
125
I
I
I
I
I
I
I
8通道模拟输入的采样和保持A的ADC
引脚不应VDDA1 ， VDDA2和VDDAIO前驱动
针已完全通电。
ADCINA0
A3
174
126
I
所有引脚的输出缓冲器的典型的驱动强度是除了TDO 4毫安， XCLKOUT ， XF ， XINTF ， EMU0和EMU1引脚， 8毫安。
I =输入， O =输出， Z =高阻抗
§ PU =引脚具有内部上拉; PD =引脚有内部下拉
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SGUS051A
2004年3月 - 修订2004年10月
