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ADSP-2195
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2001年9月
外部端口写周期时序
表11
和
图14
描述外部端口写操作。
外部端口允许系统延伸的读/写三种方式访问：等待状态，输入的ACK ，并结合等待状态
和ACK 。要添加与ACK等待中，DSP必须看到ACK在低EMI时钟的上升沿。 ACK为低，使得DSP
等待，以及DSP需要两个EMI时钟周期后的ACK变为高电平以完成连接。欲了解更多信息，请参阅
在外部端口章
ADSP - 219x的/ 2191 DSP硬件参考
表11.外部端口写周期时序
参数
描述
1, 2, 3
民
最大
单位
开关特性
t
CWa的
t
CSWS
t
AWS
t
AKS
t
WSCS
t
WSA
t
CWD
t
WW
t
CDA
t
CDD
t
DSW
t
DHW
t
DHW
EMI
4
时钟低到WR断言延迟
芯片选择断言WR去断言延迟
地址有效到WR建立和延迟
ACK断言EMI时钟延迟高
WR去断言芯片选择解除断言
WR去断言的解决无效
EMI时钟低到WR拉高延迟
WR选通脉冲宽度
WR到数据使能访问延迟
WR数据禁止访问延迟
数据有效到WR去断言的设置
WR解除断言到数据无效保持时间; wt_hold = 0
WR解除断言到数据无效保持时间; wt_hold = 1
4.3
4.9
6.0
4.8
4.5
2.5
t
HCLK
–0.5
1.5
3.3
t
HCLK
–1.4
3.4
t
HCLK
+3.4
4.1
7.4
t
HCLK
+4.8
7.4
t
HCLK
+7.4
7.0
6.6
2.7
2.8
6.5
7.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
时序要求
t
AKW
ACK频闪脉冲宽度
10.0
ns
1
t
HCLK
是外设时钟周期。
2
这些都是初步时序参数
3
该
基于最坏情况下的运行条件。
垫负荷这些时序参数为20 pF的。
4
EMI
时钟]是从EMI的时钟率，生成所述外部端口的时钟。此信号不提供外部引脚，但（大致）对应
以HCLK （在类似时钟的比率） 。
28
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REV 。 A蛋白
