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莱迪思半导体公司
ispXPGA系列数据手册
体系结构概述
该ispXPGA架构是一个对称的建筑组成的可编程功能单元的阵列
（ PFU就能完成）与嵌入式RAM块（ EBRS ）的sysMEM列封闭式通过输入输出组（ PICS）通过分布
喊出整个阵列。图1示出了ispXPGA架构。每个PIC有两个相应的sysIO
块，每一个包括一个输入和输出缓冲器。在设备两侧，太平洋岛国和之间
的sysIO块，还有sysHSI高速接口模块。对称的架构使设计人员能够eas-
随手实施他们的设计中，由于任何逻辑函数可以被放置在装置的任何部分。
PFU就能包含的基本构建块创建逻辑，存储器，运算和寄存器的功能。他们是
优化速度和
灵活性
让复杂的设计可以快速实施，英法fi ciently 。
太平洋岛国接口PFU就能和EBRS到设备的外部引脚。它们允许要注册的信号
很快，以尽量减少设置时间为高速设计。它们还允许直接连接到不同的逻辑
元素的快速访问功能组合。
的的sysMEM EBRS大，速度快的存储元件，可以CON组fi gured如RAM ， ROM ， FIFO ，以及其他stor-
年龄类型。它们被设计以方便用于高速应用的单端口和双端口存储器。
该体系结构的这三个组件经由高速互连
灵活的
路由阵列。路由
阵列组成的岛国， PFU就能和EBRS间变长互连（ VLI ）线。还有额外的
提供给PFU的反馈和信号相邻PFU就能完成或太平洋岛国的直接路由的路由。
的sysIO块包括直接连接到太平洋岛国CON连接可配置的输入和输出缓冲器。这些缓冲器可
是骗子科幻gured有16种不同的I / O标准接口。这允许ispXPGA与其他设备的接口与 -
出需要外部收发器。
该sysHSI块提供必要的组件，以允许ispXPGA设备在高达传输数据
850Mbps使用LVDS标准。这些组件包括串行化，反串行化，和时钟数据恢复
（CDR）的逻辑。
该SYSCLOCK模块提供时钟乘法/除法器，时钟分配，延迟补偿，并增加
通过使用PLL电路，用于处理全局时钟性能。有一个SYSCLOCK块
每个全局时钟树中的设备。
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