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莱迪思半导体公司
ispXPGA系列数据手册
SYSCLOCK PLL说明
该SYSCLOCK PLL电路由锁相环（ PLL）和各种分频器，复位和反馈
与锁相环相关的信号。该功能使用户能够合成时钟频率，并生成能力
吃了多个时钟信号，用于在装置内的路由。此外，它可以生成对准的时钟信号
无论是在板级或设备级。
该ispXPGA设备提供多达八个的PLL 。每个PLL接收来自其相关联的全局时钟输入时钟
销，并且其输出被路由到相关联的全局时钟网络。例如， PLL0接收来自它的时钟输入端
GCLK0全局时钟引脚，并提供输出到CLK0全局时钟网络。该PLL也有能力以输出
二级时钟是主时钟输出的一个部门。当使用第二个时钟，二次
时钟将被路由到相邻的全局时钟网络。例如， PLL0将带动其主时钟输出的
CLK0全局时钟网络及其辅助时钟输出驱动CLK1全局时钟网络。另外，每个锁相环
有一组PLL_RST ， PLL_FBK和PLL_LOCK信号。该PLL_RST信号可以通过路由来生成
或专用的双功能I / O引脚。该PLL_FBK信号可以通过专用的双功能产生的I / O
从与PLL相关的全局时钟网销或内部。该PLL_LOCK信号提要直接路由
从SYSCLOCK PLL电路。图17显示了如何生成的PLL_RST和PLL_FBK信号。
每个PLL有四个与之相关联的分频器， M，N ，V和K。在M分频器用于划分的时钟信号，而
N分频器，用于相乘的时钟信号。在V分频器允许的VCO频率较高频运行
quencies比时钟输出，由此增加的频率范围。在K分频器仅用于当一个节
需要辅助时钟输出。这种分频器的主时钟输出并馈送到相邻的全局时钟
网。这些分隔的不同组合允许用户以合成的时钟频率。图16示出了
ispXPGA PLL框图。
该PLL也具有延迟功能，使所述输出时钟，以提前或延迟来提高设置和
时钟到输出时间获得更好的性能。此操作通过的输入或反馈线插入延迟
PLL 。有关PLL的更多信息，请参见莱迪思技术说明数量TN1003 ，
SYSCLOCK PLL
用法及设计指南，
可在www.latticesemi.com 。
图16. ispXPGA PLL原理框图
输入时钟
（M ）分频器
可编程
延迟
PLL_RST
PLL_LOCK
PLL
后标
（五）分频器
CLK_OUT
GCLK_IN
时钟网络
反馈
环
（N ）分频
PLL_FBK
次
时钟
（ K）分频器
SEC_OUT
时钟网络
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