2.0编程说明
2.2.2
Main_R注册
（续）
如果控制位（CTL [1 ：0]）是1 0时LE转变为高时，数据从18位的移位寄存器传输到一个锁闩，它
设置主PLL的12位R计数器的分频比和各种控制功能。分频比正在使用的编程位
MAIN_R_CNTR
如示于表2.2.3 。除法器比率必须是
≥
2.电荷泵控制字（ CP_WORD [3：0 ] ）设置
电荷泵增益，在2.4中详述的鉴相器的极性。
第一位
17
Main_R
16
15
14
13
12
CP_WORD [3 ：0]的
移位寄存器位的位置
11
10
9
8
7
6
5
4
3
2
MAIN_R_CNTR [11 ：0]的
最后一位
1
1
0
0
2.2.3 12位可编程的主辅给定分频比
（ MAIN / AUX v计数器）
MAIN_R_CNTR / AUX_R_CNTR
分频比
2
3
11
0
0
10
0
0
9
0
0
8
0
0
7
0
0
6
0
0
5
0
0
4
0
0
3
0
0
2
0
0
1
1
1
0
0
1
4,095
1
1
1
1
1
1
1
1
1
1
1
1
注7 ：
法律分频比： 2至4,095 。
2.3
2.3.1
可编程反馈（N ） DIVIDERS
Aux_N注册
如果控制位（CTL [1 ：0]）是0 1当LE转变为高时，数据从18位的移位寄存器传输到AUX_N
寄存器锁存这台辅助PLL的16位可编程N计数器的值。该AUX_N计数器是一个16位计数器，它是完全
可编程从240到65,535的1.1 GHz选件，或从56到32,767 500 MHz的选项。该AUX_N寄存器由
4位吞计数器（ AUX_A_CNTR ） ， 12位可编程计数器（ AUX_B_CNTR ） 。串行数据格式如下所示。
分频比（ AUX_N_CNTR [ 13 ： 0 ] ）必须
≥
240 （ 1.1 GHz选件）或
≥
56 （ 500MHz的选件）为一个连续的鸿沟范围。
所述辅助锁相环分频比是使用比特AUX_A_CNTR ， AUX_B_CNTR编程所示的表2.3.2 。
第一位
17
Aux_N
2.3.2
16
15
14
13
12
移位寄存器位的位置
11
10
9
8
7
6
5
4
3
2
AUX_B_CNTR [11 ：0]的
AUX_A_CNTR [3 ：0]的
最后一位
1
0
0
1
4位吞脉冲计数器分频比（辅助计数器）
500 MHz的选项
AUX_A_CNTR
3
0
0
2
0
0
1
0
0
0
0
1
吞
算
(A)
0
1
3
X
X
AUX_A_CNTR
2
0
0
1
0
0
0
0
1
1.1 GHz选件
吞
算
(A)
0
1
15
1
1
1
1
7
X
1
1
1
注8 ：
燕子计数器值： 0 15
注9 ：
燕子计数器值： 0 7
X = DO NOT CARE条件
2.3.3
12位可编程计数器分频比（AUX B计数器）
AUX_B_CNTR
分频比
3
4
11
0
0
10
0
0
9
0
0
8
0
0
7
0
0
6
0
0
5
0
0
4
0
0
3
0
0
2
0
1
1
1
0
0
1
0
4,095
1
1
1
1
1
1
1
1
1
1
1
1
注10 ：
分频比： 3 4,095 （分频比小于3是禁止的）
AUX_B_CNTR
≥
AUX_A_CNTR 。
参见第2.3.7 VCO输出频率的计算。
7
www.national.com
