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DDR SDRAM ( Rev.1.0 )
七月'01
初步
三菱的LSI
M2S56D20 / 30 / 40AKT
256 MD ouble ATA 吃了S ynchronous DRAM
AC时序要求
(大= 0 70
o
C, VDD = VDDQ = 2.5V + 0.2V , VSS = VSSQ = 0V ,除非另有说明)
符号
TAC
AC特性参数
从CLK // CLK DQ输出有效数据的延迟时间
-75A
分钟。
-0.75
-0.75
0.45
0.45
CL=2.5
TCK
TDS
TDH
tDIPW
太赫兹
TLZ
TDQSQ
THP
tQH
tDQSS
tDQSH
tDQSL
TDSS
tDSH
超过tMRD
CLK周期时间
CL=2
输入设置时间( DQ , DM)
输入保持时间( DQ , DM)
DQ和DM输入脉冲宽度(每个输入)
从CLK // CLK数据输出高阻抗的时间
从CLK // CLK数据输出低阻抗时间
从DQS DQ有效数据的延迟时间
时钟半周期
输出DQS有效窗口
写命令到第一个DQS闭锁过渡
DQS输入高电平宽度
DQS输入低电平宽度
DQS下降沿到CLK建立时间
DQS从CLK的下降沿保持时间
模式寄存器设置命令周期时间
tCLmin或
tCHmin
tHP-0.75
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
0.9
0.9
0.4
0.9
0.6
1.1
0.6
1.25
7.5
0.5
0.5
1.75
-0.75
-0.75
0.75
0.75
0.5
tCLmin或
tCHmin
tHP-0.75
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
0.9
0.9
0.4
0.9
0.6
1.1
0.6
1.25
15
10
0.5
0.5
1.75
-0.75
-0.75
0.75
0.75
0.5
tCLmin或
tCHmin
tHP-1.0
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
1.1
1.1
0.4
0.9
0.6
1.1
0.6
1.25
15
10
0.6
0.6
2
-0.8
-0.8
0.8
0.8
0.6
15
ns
ns
ns
ns
ns
ns
ns
ns
ns
TCK
TCK
TCK
TCK
TCK
ns
ns
TCK
TCK
ns
ns
TCK
TCK
19
19
16
15
14
14
7.5
最大
0.75
0.75
0.55
0.55
15
分钟。
-0.75
-0.75
0.45
0.45
7.5
-75
最大
0.75
0.75
0.55
0.55
15
分钟。
-0.8
-0.8
0.45
0.45
8
-10
最大
0.8
0.8
0.55
0.55
15
单位
ns
ns
TCK
TCK
ns
笔记
从CLK // CLK tDQSCK DQ输出有效数据的延迟时间
总胆固醇
TCL
CLK高电平宽度
CLK低电平宽度
tWPRES写序言建立时间
tWPST
tWPRE
TIS
TIH
tRPST
tRPRE
写后同步
写序言
输入设置时间(地址和控制)
输入保持时间(地址和控制)
阅读后同步
阅读序言
三菱电机
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